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1. (WO2001001298) LOGIC EVENT SIMULATION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/001298    International Application No.:    PCT/IE2000/000083
Publication Date: 04.01.2001 International Filing Date: 28.06.2000
Chapter 2 Demand Filed:    25.01.2001    
IPC:
G06F 17/50 (2006.01)
Applicants: UNIVERSITY COLLEGE DUBLIN [IE/IE]; National University of Ireland Dublin, Belfield, Dublin 4 (IE) (For All Designated States Except US).
DALTON, Damian [IE/IE]; (IE) (For US Only)
Inventors: DALTON, Damian; (IE)
Agent: O'CONNOR, Donal, H.; Cruickshank & Co., 1 Holles Street, Dublin 2 (IE)
Priority Data:
S990535 28.06.1999 IE
Title (EN) LOGIC EVENT SIMULATION
(FR) SIMULATION D'EVENEMENT LOGIQUE
Abstract: front page image
(EN)There is provided a parallel processing method of logic simulation comprising representing signals on a line over a time period as a bit sequence, evaluating the output of any logic gate including an evaluation of any inherent delay by a comparison between the bit sequences of its inputs to a predetermined series of bit patterns and in which those logic gates whose outputs have changed over the time period are identified during the evaluation of the gate outputs as real gate changes and only those real gate changes are propagated to fan out gates and in which the control of the method is carried out in an associative memory mechanism which stores in word form a history of gate input signals by compiling a hit list register of logic gate state changes and using a multiple response resolver forming part of the associative memory mechanism which generates an address for each hit, and then scans and transfers the results on the hit list to an output register for subsequent use. The invention provides the segmentation of division of at least one of the registers or hit lists into smaller register hit lists to reduce computational time. Further the invention relates to a method of handling the line signal propagation by modelling signal delays.
(FR)L'invention concerne un procédé de traitement parallèle de simulation logique consistant à représenter des signaux sur une ligne pendant une période comme séquence binaire, à évaluer la sortie d'une porte logique quelconque comprenant l'évaluation de tout retard inhérent par la comparaison entre les séquences binaire de ses entrées et une série prédéterminée de modèles binaires, au cours de laquelle les portes logiques dont les sorties ont changé pendant la période de temps sont identifiées, pendant l'évaluation des sorties de porte, comme changements de portes réels. Seul les changements réels sont propagés en vue de la sortance des portes. Le contrôle du procédé est assuré par un mécanisme de mémoire associative qui mémorise sous forme de mots l'historique de signaux d'entrée de porte par compilation d'un registre de liste de correspondances de changements de l'état de la porte logique et par l'utilisation d'un résolveur à réponse multiple faisant partie du mécanisme de mémoire associative qui génère une adresse pour chaque correspondance puis scanne et transfère les résultats sur la liste de correspondances vers un registre de sortie en vue d'une utilisation ultérieure. L'invention concerne aussi la segmentation ou division d'au moins un des registres ou des listes de correspondances en listes de correspondances ou registres de taille plus petite afin de réduire la durée de calcul. L'invention concerne encore un procédé de maniement de la propagation de signaux linéaires par modélisation des retards des signaux.
Designated States: AE, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CR, CU, CZ, DE, DK, DM, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)