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1. (WO2000062339) SEMICONDUCTOR INTEGRATED CIRCUIT, METHOD FOR TESTING THE SAME, AND METHOD FOR MANUFACTURING THE SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2000/062339    International Application No.:    PCT/JP1999/001974
Publication Date: 19.10.2000 International Filing Date: 14.04.1999
Chapter 2 Demand Filed:    14.04.1999    
IPC:
G01R 31/3185 (2006.01)
Applicants: HITACHI, LTD. [JP/JP]; 6, Kanda Surugadai 4-chome Chiyoda-ku Tokyo 101-8010 (JP) (For All Designated States Except US).
SATOH, Masayuki [JP/JP]; (JP) (For US Only).
SHIMIZU, Isao [JP/JP]; (JP) (For US Only).
TAKAHASHI, Hideaki [JP/JP]; (JP) (For US Only)
Inventors: SATOH, Masayuki; (JP).
SHIMIZU, Isao; (JP).
TAKAHASHI, Hideaki; (JP)
Agent: OBINATA, Tomio; Yamamoto Building 2F 4, Kagurazaka 3-chome Shinjuku-ku Tokyo 162-0825 (JP)
Priority Data:
Title (EN) SEMICONDUCTOR INTEGRATED CIRCUIT, METHOD FOR TESTING THE SAME, AND METHOD FOR MANUFACTURING THE SAME
(FR) CIRCUIT INTEGRE SEMI-CONDUCTEUR, PROCEDE DE VERIFICATION ET PROCEDE DE FABRICATION D'UN TEL CIRCUIT
Abstract: front page image
(EN)A variable logic circuit, such as an FPGA (Field Programmable Gate Array), comprising basic logic cells (cell logic block) and capable of outputting a signal representing whether or not the circuit is normal for each logic cell and of constituting an arbitrary logic is provided in a semiconductor chip. A memory test circuit for testing a memory circuit instructs a variable logic circuit (FPGA) to perform a self-test, generates a predetermined test signal and an expectation signal referring to the information representing fault portions detected by the self-test according to a predetermined algorithm by means of only normal basic logic cells, feeds the test signal to the memory circuit, compares the output signal (output data) from the memory circuit with the expectation signal (expectation data), generates a signal representing a fault if the output signal does not agree with the expectation signal, and outputs the signal to the outside of the chip.
(FR)L'invention se rapporte à une puce semi-conductrice comportant un circuit logique variable, tel qu'un FPGA (prédiffusé programmable), comportant des cellules logiques de base (bloc logique de cellules) et capable de délivrer en sortie un signal indiquant si le circuit est normal ou non pour chaque cellule logique et de constituer une logique arbitraire. Un circuit de vérification de mémoire conçu pour vérifier un circuit mémoire commande à un circuit logique variable (FPGA) d'exécuter un auto-contrôle, génère un signal de vérification préétabli et un signal de prévision relatif aux informations représentant des parties défectueuses détectées par l'auto-contrôle conformément à un algorithme préétabli, au moyen uniquement de cellules logiques de base normales, transmet le signal de vérification au circuit mémoire, compare le signal de sortie (données de sortie) issu du circuit mémoire avec le signal de prévision (données de prévision), génère un signal représentant une défaillance si le signal de sortie ne correspond pas au signal de prévision et délivre le signal à l'extérieur de la puce.
Designated States: JP, KR, US.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)