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1. (WO2000060667) MEMORY CELL ARRANGEMENT AND METHOD FOR PRODUCING SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2000/060667    International Application No.:    PCT/DE2000/000932
Publication Date: 12.10.2000 International Filing Date: 27.03.2000
Chapter 2 Demand Filed:    08.09.2000    
IPC:
H01L 21/8242 (2006.01), H01L 27/108 (2006.01)
Applicants: INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Strasse 53, D-81669 München (DE) (For All Designated States Except US).
SELL, Bernhard [DE/DE]; (DE) (For US Only).
WILLER, Josef [DE/DE]; (DE) (For US Only).
SCHUMANN, Dirk [DE/DE]; (DE) (For US Only).
REISINGER, Hans [DE/DE]; (DE) (For US Only)
Inventors: SELL, Bernhard; (DE).
WILLER, Josef; (DE).
SCHUMANN, Dirk; (DE).
REISINGER, Hans; (DE)
Agent: REINHARD, SKUHRA, WEISE & PARTNER; P.O. Box 44 01 51, 80750 München (DE)
Priority Data:
199 14 490.7 30.03.1999 DE
Title (DE) SPEICHERZELLENANORDNUNG UND VERFAHREN ZU DEREN HERSTELLUNG
(EN) MEMORY CELL ARRANGEMENT AND METHOD FOR PRODUCING SAME
(FR) DISPOSITIF MEMOIRE ET PROCEDE DE FABRICATION ASSOCIE
Abstract: front page image
(DE)Ein Transistor einer Speicherzelle weist ein oberes (S/Do) und ein unteres Source/Drain-Gebiet auf, die zwischen zwei ersten Gräben (G1) und zwei dazu quer verlaufenden zweiten Gräben angeordnet sind. Eine isolierte Wortleitung (W) überlappt das obere Source/Drain-Gebiet (S/Do) und weist Ausstülpungen auf, die in die zweiten Gräben (G2) hineinreichen. Eine leitende Struktur (L), die in einem der ersten Gräben (G1) angeordnet ist und seitlich an das obere Source/Drain-Gebiet (S/Do) angrenzt, wird von oben durch einen Kontakt (K) kontaktiert, der zwischen zueinander benachbarten Wortleitungen (W) angeordnet ist. Der Kontakt (K) ist mit einem Kondensator (P1, Kd, P2) der Speicherzelle verbunden, der über den Wortleitungen angeordnet ist.
(EN)The invention relates to a transistor of a memory cell. The transistor is provided with an upper (S/Do) and a lower source/drain region. Said regions are situated between two first grooves (G1) and two second grooves that extend crosswise thereto. An insulated word line (W) overlaps the upper source/drain region (S/Do) and is provided with protuberances which extend into the second grooves (G2). A conductive structure (L) that is arranged in one of the first grooves (G1) and is laterally adjacent to the upper source/drain region (S/Do) is contacted by a contact (K) on the top of said structure. The contact (K) is arranged between adjacent word lines (W) and is connected to a condenser (P1, Kd, P2) of the memory cell, whereby said condenser is arranged above the word lines.
(FR)L'invention concerne un transistor de cellule mémoire qui comprend une région source/drain supérieure (S/Do) et une région source/drain inférieure, disposées entre deux premiers canaux (G1) et deux seconds canaux perpendiculaires aux premiers. Un canal mot isolé (W), recouvrant la région source/drain supérieure (S/Do), présente des protubérances qui vont jusque dans les seconds canaux (G2). Une structure conductrice (L), disposée dans l'un des premiers canaux (G1) et latéralement adjacente à la région source/drain supérieure (S/Do), est mise en contact à sa partie supérieure avec un élément de contact (K) situé entre les canaux mots (W) adjacents. Le contact (K) est relié à un condensateur (P1, Kd, P2) de la cellule mémoire, ledit condensateur étant placé au-dessus des canaux mots.
Designated States: CN, JP, KR, US.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: German (DE)
Filing Language: German (DE)