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1. WO2000041312 - AN ITERATIVE DECODER AND AN ITERATIVE DECODING METHOD FOR A COMMUNICATION SYSTEM

Publication Number WO/2000/041312
Publication Date 13.07.2000
International Application No. PCT/KR1999/000844
International Filing Date 30.12.1999
Chapter 2 Demand Filed 12.05.2000
IPC
H03M 13/09 2006.01
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
MCODING, DECODING OR CODE CONVERSION, IN GENERAL
13Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
03Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
05using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
09Error detection only, e.g. using cyclic redundancy check codes or single parity bit
H03M 13/27 2006.01
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
MCODING, DECODING OR CODE CONVERSION, IN GENERAL
13Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
27using interleaving techniques
H03M 13/29 2006.01
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
MCODING, DECODING OR CODE CONVERSION, IN GENERAL
13Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
29combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
CPC
H03M 13/09
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
MCODING; DECODING; CODE CONVERSION IN GENERAL
13Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
03Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
05using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
09Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
H03M 13/27
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
MCODING; DECODING; CODE CONVERSION IN GENERAL
13Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
27using interleaving techniques
H03M 13/2975
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
MCODING; DECODING; CODE CONVERSION IN GENERAL
13Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
29combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
2957Turbo codes and decoding
2975Judging correct decoding, e.g. iteration stopping criteria
Applicants
  • SAMSUNG ELECTRONICS CO., LTD. [KR/KR]; 416, Maetan-dong Paldal-gu Suwon-shi Kyungki-do 442-370, KR
Inventors
  • KIM, Min-Goo; KR
  • KIM, Beong-Jo; KR
  • LEE, Young-Hwan; KR
  • CHOI, Soon-Jae; KR
Agents
  • LEE, Keon-Joo; Mihwa Bldg. 110-2, Myongryun-dong 4-ga Chongro-gu Seoul 110-524, KR
Priority Data
1998/6270931.12.1998KR
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) AN ITERATIVE DECODER AND AN ITERATIVE DECODING METHOD FOR A COMMUNICATION SYSTEM
(FR) DECODEUR ITERATIF ET PROCEDE DE DECODAGE ITERATIF POUR UN SYSTEME DE TELECOMMUNICATIONS
Abstract
(EN)
An iterative decoder and iterative decoding method. In the iterative decoder, a first adder has a first port for receiving information symbols and a second port; a first component decoder is coupled to the first adder, for receiving first parity symbols and decoding the information symbols using the first parity symbols and an output signal of the first adder; a first subtractor has a third port for receiving the output of the first component decoder, and a fourth port; an interleaver coupled to the output of the second adder, for interleaving the decoded information symbols received from the first component decoder; a second component decoder receives the output of the interleaver and second parity symbols and decodes the information symbols of the interleaver output using the received signals; a deinterleaver deinterleaves the output of the second component decoder; a third adder has a fifth port for receiving the output of the deinterleaver and a sixth port for receiving an inversed output of the second adder, the output of the third adder connected to the second port and an inverted output of the third adder connected to the fourth port; a hard decision device converts the decoded symbols received from the first component decoder to binary information bits; an error detector checks error in the binary information bits received from the hard decision device and generates a no error signal if no errors are detected; and an output buffer stores the binary information bits received from the hard decision device and outputs the stored binary information bits in response to the no error signal.
(FR)
L'invention concerne un décodeur itératif et un procédé de décodage itératif. Dans le décodeur itératif, un premier additionneur présente un premier accès destiné à recevoir des symboles d'informations, et un deuxième accès; un premier composant décodeur est couplé au premier additionneur pour recevoir des premiers symboles de parité et pour décoder les symboles d'informations au moyen des premiers symboles de parité et un signal de sortie du premier additionneur; un premier soustracteur présente un troisième accès pour recevoir la sortie du premier composant décodeur, et un quatrième accès; un module d'entrelacement couplé à la sortie du deuxième additionneur, pour l'entrelacement des symboles d'informations décodés reçus du premier composant décodeur; un deuxième composant décodeur reçoit la sortie du module d'entrelacement et des deuxièmes symboles de parité et décode les symboles d'informations de la sortie du module d'entrelacement au moyen des signaux reçus; un module de dé-entrelacement dé-entrelace la sortie du deuxième composant décodeur; un troisième additionneur présente un cinquième accès pour recevoir la sortie du module de dé-entrelacement et un sixième accès pour recevoir une sortie inversée du deuxième additionneur, la sortie du troisième additionneur connectée au deuxième accès et une sortie inversée du troisième additionneur connectée au quatrième accès; un dispositif de décision formelle convertit les symboles décodés reçus du premier composant décodeur en bits d'informations ; un détecteur d'erreur contrôle les erreurs dans les bits d'informations binaires reçus du dispositif de décision formelle et génère un signal d'absence d'erreurs si aucune erreur n'est détectée; et un tampon de sortie mémorise les bits d'informations binaires reçus du dispositif de décision formelle et sort les bits d'informations binaires mémorisés en réponse au signal d'absence d'erreurs.
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