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1. WO2000041076 - CIRCUIT ARRANGEMENT AND METHOD WITH STATE-BASED TRANSACTION SCHEDULING

Publication Number WO/2000/041076
Publication Date 13.07.2000
International Application No. PCT/US1999/029886
International Filing Date 16.12.1999
IPC
G06F 12/08 2006.01
GPHYSICS
06COMPUTING; CALCULATING OR COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
CPC
G06F 12/0815
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
0806Multiuser, multiprocessor or multiprocessing cache systems
0815Cache consistency protocols
Applicants
  • INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road Armonk, NY 10504, US
Inventors
  • MOUNES-TOUSSI, Farnaz; US
  • FREERKSEN, Donald, Lee; US
Agents
  • BUSSAN, Matthew, J. ; IBM Corporation Dept. 917, Bldg. 006-1 3605 Highway 52 North Rochester, MN 55901-7829, US
Priority Data
09/225,88305.01.1999US
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) CIRCUIT ARRANGEMENT AND METHOD WITH STATE-BASED TRANSACTION SCHEDULING
(FR) CIRCUIT ET PROCEDE D'ORDONNANCEMENT DES TRANSACTIONS LIE AUX ETATS
Abstract
(EN)
A data processing system (10), circuit arrangement, and method rely on state information to prioritize certain transactions relative to other transactions when scheduling transactions in a data processing system (10). In one implementation, as a result of the recognition that in many shared memory systems cached data having a modified state is accessed more frequently than cached data having a non-modified state, transactions associated with modified cached data are prioritized (100, 120) relative to transactions associated with non-modified cached data, thereby reducing the latency of such modified transactions. Any concurrent increase in latency for non-modified transactions is more than offset by the decreased latency of modified transactions, resulting in an overall reduction in system latency.
(FR)
L'invention concerne un système (10) de traitement de données, un circuit, et un procédé se basant sur des informations d'état pour attribuer une priorité à certaines transactions par rapport à d'autres, lors de l'ordonnancement des transactions dans un système (10) de traitement des données. Selon un mode de réalisation, puisqu'il est reconnu que dans de nombreux systèmes de mémoire partagée, on accède plus fréquemment aux données stockées dans l'antémémoire assorties d'un état modifié qu'aux données stockées dans l'antémémoire assorties d'un état non-modifié, on donne la priorité (100, 120) aux transactions associées aux données modifiées stockées dans l'antémémoire par rapport aux transactions associées aux données non-modifiées stockées dans l'antémémoire, ce qui permet de réduire le temps de latence des transactions modifiées. Toute augmentation simultanée du temps de latence pour les transaction non-modifiées est plus que compensée par la réduction du temps de latence des transactions modifiées, ce qui permet d'obtenir une réduction générale du temps de latence du système.
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