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1. WO2000039764 - A DUAL-PORTED PIPELINED TWO LEVEL CACHE SYSTEM

Publication Number WO/2000/039764
Publication Date 06.07.2000
International Application No. PCT/US1999/031179
International Filing Date 29.12.1999
Chapter 2 Demand Filed 31.07.2000
IPC
G06F 12/08 2006.01
GPHYSICS
06COMPUTING; CALCULATING OR COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
CPC
G06F 12/0897
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
0893Caches characterised by their organisation or structure
0897with two or more cache hierarchy levels
Applicants
  • INTEL CORPORATION [US/US]; 2625 Walsh Avenue Santa Clara, CA 95051, US
Inventors
  • FU, John, Wai, Cheong; US
  • MULLA, Dean, A.; US
  • MATHEWS, Gregory, S.; US
  • SAILER, Stuart, E.; US
Agents
  • VIKSNINS, Ann, S.; Schwegman, Lundberg, Woessner & Kluth P.O. Box 2938 Minneapolis, MN 55402, US
Priority Data
09/223,84731.12.1998US
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) A DUAL-PORTED PIPELINED TWO LEVEL CACHE SYSTEM
(FR) SYSTEME ANTEMEMOIRE A DEUX NIVEAUX A STRUCTURE PIPELINE A DOUBLE PORT
Abstract
(EN)
A novel on-chip cache memory and method of operation are provided which increase microprocessor performance. The on-chip cache memory has two levels. The first level is optimized for low latency and the second level is optimized for capacity. Both levels of cache are pipelined and can support simultaneous dual port accesses. A queuing structure is provided between the first and second level of cache which is used to decouple the faster first level cache from the slower second level cache. The queuing structure is also dual ported. Both levels of cache support non-blocking behavior. When there is a cache miss at one level of cache, both caches can continue to process other cache hits and misses. The first level cache is optimized for integer data. The second level cache can store any data type including floating point. The novel two-level cache system of the present invention provides high performance which emphasizes throughput.
(FR)
Cette invention a trait à une nouvelle antémémoire sur microplaquette et à une méthode d'exploitation permettant d'améliorer les conditions de fonctionnement d'un microprocesseur. Dans cette antémémoire sur microplaquette qui est à deux niveaux, le premier niveau est optimisé pour deux temps de latence et le second pour la capacité. Les deux niveaux de l'antémémoire sont de structure pipeline et peuvent accepter simultanément des accès double port. Une structure de mise en attente existant entre le premier et le second niveau de l'antémémoire est utilisée pour dissocier le premier niveau plus rapide du second plus lent. Cette structure de mise en attente est également à double port. Les deux niveaux d'antémémoire acceptent un comportement de non blocage. S'il survient une défaillance d'antémémoire à un niveau d'antémémoire, les deux antémémoires peuvent continuer de traiter d'autres atteintes ou défaillances de mémoire. L'antémémoire du premier niveau est optimisée pour des données entières. L'antémémoire du second niveau peut stocker n'importe quel type de données, y compris une virgule flottante. Ce nouveau système à deux niveaux offre de meilleures performances et améliore la vitesse de traitement.
Also published as
DE19983859
GBGB0112694.5
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