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1. WO2000039689 - PARALLEL COMPUTING SYSTEM

Publication Number WO/2000/039689
Publication Date 06.07.2000
International Application No. PCT/US1998/027800
International Filing Date 29.12.1998
Chapter 2 Demand Filed 27.07.2000
IPC
G06F 15/80 2006.01
GPHYSICS
06COMPUTING; CALCULATING OR COUNTING
FELECTRIC DIGITAL DATA PROCESSING
15Digital computers in general; Data processing equipment in general
76Architectures of general purpose stored program computers
80comprising an array of processing units with common control, e.g. single instruction multiple data processors
CPC
G06F 15/8023
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
15Digital computers in general
76Architectures of general purpose stored program computers
80comprising an array of processing units with common control, e.g. single instruction multiple data processors
8007single instruction multiple data [SIMD] multiprocessors
8023Two dimensional arrays, e.g. mesh, torus
Applicants
  • FIFTH GENERATION COMPUTER CORPORATION [US/US]; 232-B East 68th Street New York, NY 10021, US (AllExceptUS)
  • MADDOX, James, L. [US/US]; US (UsOnly)
Inventors
  • MADDOX, James, L.; US
Agents
  • CHAU, Frank ; F. Chau & Associates, LLP Suite 501 1900 Hempstead Turnpike East Meadow, NY 11554, US
Priority Data
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) PARALLEL COMPUTING SYSTEM
(FR) SYSTEME INFORMATIQUE PARALLELE
Abstract
(EN)
A binary tree computer system connected to a host computer (13) that includes N bus controllers (15, 17 and 19) connected in a binary tree configuration in which each bus controller except those at the extremes of the tree are connected to left and right child bus controllers, where N is an integer. One of the bus controllers is a root bus controller (15) that connects the binary tree to the host computer (13). Each of the bus controllers (15, 17 or 19) has an associated processing element attached thereto and two processing elements are connected to each of the bus controllers at the extremes of the binary tree. Each of the processing elements includes a microprocessor and an associated memory. Each of the bus controllers includes, for each of the processing elements connected thereto, a buffered interface connecting the processing element to the bus controller for transmitting instructions and data between the bus controller and the processing element, and for writing and reading information into and from the memory of the processing elements without involving the microprocessor.
(FR)
Système informatique à arbre binaire connecté à un ordinateur hôte (13), qui comporte N régisseurs (15, 17, 19) de bus connectés à une configuration d'arbre binaire dans laquelle tous les régisseurs de bus, à l'exception de ceux qui sont situés aux extrêmes de l'arbre, sont connectés à des régisseurs de bus enfants gauche et droite, N étant un nombre entier. L'un des régisseurs de bus est un régisseur de bus racine (15) qui connecte l'arbre binaire à l'ordinateur hôte (13). Chacun des régisseurs (15, 17, 19) de bus possède un élément de traitement associé qui lui est attaché, et deux éléments de traitement sont connectés à chacun des régisseurs de bus aux extrêmes de l'arbre binaire. Chacun des éléments de traitement comporte un microprocesseur et une mémoire associée. Chacun des régisseurs de bus comporte, pour chacun des éléments de traitement qui lui est connecté, une interface à mémoire tampon connectant l'élément de traitement au régisseur de bus pour la transmission des instructions et des données entre le régisseur de bus et l'élément de traitement, et pour l'écriture et la lecture des informations dans la mémoire des éléments de traitement, sans implication du microprocesseur.
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