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1. (WO2000028601) LATERAL THIN-FILM SILICON-ON-INSULATOR (SOI) DEVICE HAVING LATERAL DEPLETION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2000/028601    International Application No.:    PCT/EP1999/008237
Publication Date: 18.05.2000 International Filing Date: 27.10.1999
IPC:
H01L 29/06 (2006.01), H01L 29/78 (2006.01), H01L 29/786 (2006.01)
Applicants: KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1 NL-5621 BA Eindhoven (NL)
Inventors: LETAVIC, Theodore; (NL).
SIMPSON, Mark; (NL)
Agent: DUIJVESTIJN, Adrianus, J.; Internationaal Octrooibureau B.V. Prof. Holstlaan 6 NL-5656 AA Eindhoven (NL)
Priority Data:
09/187,874 06.11.1998 US
Title (EN) LATERAL THIN-FILM SILICON-ON-INSULATOR (SOI) DEVICE HAVING LATERAL DEPLETION
(FR) DISPOSITIF DE SILICIUM SUR ISOLANT (SOI) LATERAL A COUCHE MINCE AVEC DEPLETION LATERALE
Abstract: front page image
(EN) A lateral thin-film Silicon-On-Insulator (SOI) device includes a semiconductor substrate, a buried insulating layer on the substrate and a lateral MOS device on the buried insulating layer and having a source region of a first conductivity type formed in a body region of a second conductivity type opposite to that of the first. A lateral drift region of a first conductivity type is provided adjacent the body region, and a drain region of the first conductivity type is provided laterally spaced apart from the body region by the drift region. A gate electrode is provided over a part of the body region in which a channel region is formed during operation and over at least a part of the lateral drift region adjacent the body region, with the gate electrode being insulated from the body region and drift region by an insulation region. In order to provide an optimum combination of low 'on' resistance and high breakdown voltage, additional structure is provided within the device for depleting a portion of the drift region adjacent the body region in a lateral direction during operation, in addition to the conventional depletion in the vertical direction which normally occurs in devices of this general type.
(FR)L'invention porte sur un dispositif de silicium sur isolant (SOI) latéral à couche mince qui se compose d'un substrat semiconducteur, d'une couche enterrée isolante située sur le substrat et d'un dispositif latéral MOS, situé sur la couche enterrée isolante, possédant une zone source d'un premier type de conductivité formée dans une zone corps d'un deuxième type de conductivité opposé au premier. Ledit dispositif comporte une zone de migration latérale d'un premier type de conductivité jouxtant la zone corps ainsi que d'une zone de drain du premier type de conductivité séparée latéralement de la zone corps par la zone de migration. Une électrode de gâchette est située sur une partie de la zone corps où se forme une zone de canal lors du fonctionnement ainsi que sur au moins une partie de la zone de migration latérale jouxtant la zone corps, l'électrode de gâchette étant isolée de la zone corps et de la zone de migration par une zone d'isolation. Dans le but d'obtenir une combinaison optimale alliant une faible résistance à l'état passant et une tension de claquage élevée, une structure supplémentaire équipant le dispositif permet de procéder à la déplétion latérale d'une partie de la zone de migration jouxtant la zone corps lors du fonctionnement, en plus de la déplétion verticale classique qui se produit normalement dans les dispositifs de ce genre.
Designated States: JP, KR.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)