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1. (WO2000028596) MEMORY CELL ARRANGEMENT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2000/028596    International Application No.:    PCT/DE1999/003044
Publication Date: 18.05.2000 International Filing Date: 23.09.1999
Chapter 2 Demand Filed:    09.03.2000    
IPC:
G11C 11/22 (2006.01), H01L 21/8246 (2006.01)
Applicants: INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Strasse 53, 81541 München (DE) (For All Designated States Except US).
SCHLÖSSER, Till [DE/DE]; (DE) (For US Only).
KRAUTSCHNEIDER, Wolfgang [DE/DE]; (DE) (For US Only).
HOFMANN, Franz [DE/DE]; (DE) (For US Only).
HANEDER, Thomas-Peter [DE/DE]; (DE) (For US Only)
Inventors: SCHLÖSSER, Till; (DE).
KRAUTSCHNEIDER, Wolfgang; (DE).
HOFMANN, Franz; (DE).
HANEDER, Thomas-Peter; (DE)
Agent: EPPING - HERMANN & FISCHER; Postfach 12 10 26, 80034 München (DE)
Priority Data:
198 51 866.8 10.11.1998 DE
Title (DE) SPEICHERZELLENANORDNUNG
(EN) MEMORY CELL ARRANGEMENT
(FR) DISPOSITIF DE CELLULES DE MEMOIRE
Abstract: front page image
(DE) ie Speicherzellen einer Speicherzellenanordnung weisen jeweils einen Auswahltransistor (AT), einen Speichertransistor (ST) und einen ferroelektrischen Kondensator auf. Der Auswahltransistor (AT) und der Speichertransistor sind in Reihe verschaltet. Der ferroelektrische Kondensator ist zwischen eine Steuerelektrode (GS) des Speichertransistors (ST) und einen ersten Anschluss (AA1) des Auswahltransistors (AT) geschaltet.
(EN)The memory cells of a memory cell arrangement have a selection transistor, (AT), a memory transistor (ST) and a ferroelectric capacitor respectively. The selection transistor (AT) and the memory transistor are connected in series. The ferroelectric capacitor is connected between a control electrode (GS) of the memory transistor (ST) and a first terminal (AA1) of the selection transistor (AT).
(FR)Les cellules de mémoire d'un dispositif de cellules de mémoire présentent respectivement un transistor de sélection (AT), un transistor de mémoire (ST) et un condensateur ferroélectrique. Le transistor de sélection (AT) et le transistor de mémoire sont montés en série. Le condensateur ferroélectrique est monté entre une électrode de commande (GS) du transistor de mémoire (ST) et une première connexion (AA1) du transistor de sélection (AT).
Designated States: CN, JP, KR, US.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: German (DE)
Filing Language: German (DE)