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1. (WO2000028444) A SYSTEMATIC APPROACH FOR REGULARITY EXTRACTION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2000/028444    International Application No.:    PCT/US1999/025946
Publication Date: 18.05.2000 International Filing Date: 03.11.1999
Chapter 2 Demand Filed:    25.05.2000    
IPC:
G06F 17/50 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, CA 95052 (US) (For All Designated States Except US).
CHOWDHARY, Amit [IN/US]; (US) (For US Only).
KALE, Sudhakar, S., J. [IN/US]; (US) (For US Only).
SARIPELLA, Phani, K. [IN/US]; (US) (For US Only).
SEHGAL, Naresh, K. [US/US]; (US) (For US Only).
GUPTA, Rajesh, K. [US/US]; (US) (For US Only)
Inventors: CHOWDHARY, Amit; (US).
KALE, Sudhakar, S., J.; (US).
SARIPELLA, Phani, K.; (US).
SEHGAL, Naresh, K.; (US).
GUPTA, Rajesh, K.; (US)
Agent: MILLIKEN, Darren, J.; Blakely, Sokoloff, Taylor & Zafman LLP 7th floor 12400 Wilshire Boulevard Los Angeles, CA 90025 (US)
Priority Data:
09/187,543 06.11.1998 US
Title (EN) A SYSTEMATIC APPROACH FOR REGULARITY EXTRACTION
(FR) APPROCHE SYSTEMATIQUE POUR L'EXTRACTION DE REGULARITE
Abstract: front page image
(EN)In some embodiments, the invention includes a method of regularity extraction including generating a set of templates (S1, S2, S3) for a circuit (10) through computer automated operations on a description of the circuit (10). The method also includes covering the circuit with instances of a subset of the templates. In some embodiments, the set of templates includes single-principal output templates, where a single-principal output template is a template in which all outputs of the template are in the transitive fanin of a particular output of the template. The set of templates may also include tree templates. In some embodiments, the set of templates is a complete set of templates given certain assumptions including that the set of templates include all maximal templates of involved classes of templates and a template is not generated through permuting gate inputs. In some embodiments, the covering of the circuit involves selecting one of the set of templates and meeting certain criteria and deleting all nodes in instances of the selected template. The covering may further include deleting the templates in the set of templates other than the selected templates and regenerating a new set of templates from the remaining uncovered circuit.
(FR)Dans certaines réalisations, l'invention inclut un procédé d'extraction de la régularité incluant la génération d'un ensemble de gabarits (S1, S2, S3) pour un circuit (10) par le biais d'opérations automatisées par ordinateur sur une description du circuit (10). Le procédé inclut également le recouvrement du circuit au moyen de réalisations d'un sous-ensemble de gabarit. Dans certaines réalisations, l'ensemble de gabarits inclut des gabarits de sortie simple-principal, auquel cas un gabarit de sortie simple-principal est un gabarit dans lequel toutes les sorties des gabarits sont les fanions transitoires d'une sortie particulière du gabarit. L'ensemble de gabarits peut également inclure des gabarits d'arborescences. Dans certaines réalisations, l'ensemble de gabarits est un ensemble complet de gabarits sous réserve de certaines affirmations, et notamment que l'ensemble de gabarits inclut tous les gabarits maximaux des classes de gabarits concernées, et qu'un gabarit n'est pas généré par permutation d'entrées de portes. Dans certaines réalisations, la couverture du circuit implique la sélection de l'un des ensembles de gabarits et le respect de certains critères ainsi que la suppression de tous les noeuds dans les réalisations du gabarit sélectionné. La couverture peut également inclure la suppression des gabarits dans l'ensemble de gabarits autres que les gabarits sélectionnés et la régénération d'un nouvel ensemble de gabarits pour le reste découvert du circuit.
Designated States: AE, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CR, CU, CZ, DE, DK, DM, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, SD, SL, SZ, TZ, UG, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)