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1. (WO2000028411) DIGITAL SIGNAL PROCESSOR WITH BIT FIFO
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2000/028411    International Application No.:    PCT/US1999/025588
Publication Date: 18.05.2000 International Filing Date: 29.10.1999
Chapter 2 Demand Filed:    06.06.2000    
IPC:
G06F 9/30 (2006.01), G06F 9/308 (2006.01), G06F 9/315 (2006.01)
Applicants: ANALOG DEVICES, INC. [US/US]; One Technology Way P.O. Box 9106 Norwood, MA 02062-9106 (US)
Inventors: GARDE, Douglas; (US).
ZATSMAN, Alexei; (US).
LEZEROVITZ, Aryeh; (IL).
GREENFIELD, Zvi; (IL).
LEVINE, David, R.; (US).
FRIDMAN, Jose; (US)
Agent: PRITZKER, Randy, J.; Wolf, Greenfield & Sacks, P.C. 600 Atlantic Avenue Boston, MA 02210 (US)
Priority Data:
09/187,479 06.11.1998 US
Title (EN) DIGITAL SIGNAL PROCESSOR WITH BIT FIFO
(FR) PROCESSEUR DE SIGNAUX NUMERIQUE AVEC PEPS PAR BITS
Abstract: front page image
(EN)A digital signal processor includes a computation block with an arithmetic logic unit, a multiplier, a shifter and a register file. The computation block includes a plurality of registers for storing instructions and operands in a bit format as a continuous bit stream, and utilizes a bit transfer mechanism for transferring in a single cycle a bit field of an arbitrary bit length between the plurality of registers and the shifter. The plurality of registers may be general purpose registers located in the register file. The register file may further include at laest one control information register for storing control information used by the bit transfer mechanism.
(FR)L"invention concerne un processeur de signaux comprenant un bloc de calcul comprenant une unité arithmétique et logique, un multiplicateur, un décaleur et un fichier de registres. Le bloc de calcul comprend une pluralité de registres permettant d"enregistrer des instructions et des opérandes dans un format par bits, sous forme d"un train de bits continu, et transfère en un seul cycle, au moyen d"un mécanisme de transfert de bits, un champ de bit représentant une longueur de bit arbitraire entre la pluralité de registres et le décaleur. Les registres peuvent être des registres généraux sis dans le fichier de registres. Le fichier de registres peut en outre comprendre au moins un registre de paramètres permettant de mémoriser des paramètres utilisés par le mécanisme de transfert de bits.
Designated States: JP.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)