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1. (WO2000026917) MICROELECTRONIC CHIPS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2000/026917    International Application No.:    PCT/IB1999/001732
Publication Date: 11.05.2000 International Filing Date: 26.10.1999
Chapter 2 Demand Filed:    26.05.2000    
IPC:
G06F 12/08 (2006.01), G11C 5/02 (2006.01)
Applicants: NEXABIT NETWORKS, INC. [US/US]; 200 Nickerson Road, Marlborough, MA 01752 (US)
Inventors: SOMAN, Satish; (US).
OPALKA, Zbigniew; (US).
CHATTER, Mukesh; (US)
Agent: RINES, Robert, Harvey; MacLeod Allsop, Bledington Grounds, Bledington OX7 6XL (GB)
Priority Data:
09/182,268 29.10.1998 US
Title (EN) MICROELECTRONIC CHIPS
(FR) PUCES MICRO-ELECTRONIQUES
Abstract: front page image
(EN)A novel chip layout for a network wherein pluralities of I/O data ports are each connected to transmit/receive SRAM buffer banks operable under arbitration units to access pluralities of internally cached DRAM banks via internal busses to enable switching data connections amongst all data ports through the appropriate buffers, the chip layout having, data ports substantially symmetrically placed with each data port connected to each arbitration unit and each transmit/receive buffer bank, and with each data port enabled to write into any DRAM bank, with the connections being effected such that each data port is substantially symmetric with respect to DRAM bank, arbitration unit and transmit/receive buffer banks and busses; and with timing clocks centrally placed on the chip to minimize clock skew by symmetric clock distribution.
(FR)Cette invention se rapporte à un nouveau plan d'implantation de circuit intégré pour un réseau dans lequel plusieurs ports d'entrée/sortie sont chacun connectés à des blocs de tampons SRAM de transmission/réception, qui peuvent être exploités sous le contrôle d'unités d'arbitrage en vue d'accéder à plusieurs blocs de DRAM cache internes via des bus internes, pour qu'il soit possible de commuter les connexions données entre l'ensemble des ports d'entrée/sortie par l'intermédiaire des tampons appropriés, ce plan d'implantation de circuit intégré disposant de ports d'entrée/sortie agencés de manière pour ainsi dire symétrique entre eux, où chaque port d'entrée/sortie est connecté à chaque unité d'arbitrage et à chaque bloc de tampons de transmission/réception et/ou chaque port d'entrée/sortie est autorisé à écrire dans n'importe lequel des blocs DRAM, où les connexions sont effectuées de telle manière que chaque port d'entrée/sortie est pour ainsi dire symétrique par rapport au bloc DRAM, à l'unité d'arbitrage et aux blocs de tampons de transmission/réception et aux bus; et où des horloges de temporisation sont disposées au centre du circuit intégré, afin de réduire au minimum, par une distribution symétrique des horloges toute obliquité des horloges.
Designated States: AE, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, UA, UG, UZ, VN, YU, ZA, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, SD, SL, SZ, TZ, UG, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)