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1. (WO2000026444) COPPER METALLIZATION STRUCTURE AND METHOD OF CONSTRUCTION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2000/026444    International Application No.:    PCT/US1998/023291
Publication Date: 11.05.2000 International Filing Date: 03.11.1998
Chapter 2 Demand Filed:    31.05.2000    
IPC:
C25D 5/18 (2006.01), C25D 7/12 (2006.01), H01L 21/288 (2006.01), H01L 21/768 (2006.01), H01L 23/532 (2006.01)
Applicants: THE JOHN HOPKINS UNIVERSITY [US/US]; 708 N. Wyman Park Center 3400 N. Charls Street Baltimore, MD 21218-2695 (US) (For All Designated States Except US).
OSKAM, Gerko [NL/NL]; (US) (For US Only).
VEREECKEN, Peter, M. [BE/BE]; (US) (For US Only).
SEARSON, Peter, C. [GB/GB]; (US) (For US Only).
LONG, John, G. [US/US]; (US) (For US Only).
HOFFMANN, Peter, M. [DE/DE]; (US) (For US Only)
Inventors: OSKAM, Gerko; (US).
VEREECKEN, Peter, M.; (US).
SEARSON, Peter, C.; (US).
LONG, John, G.; (US).
HOFFMANN, Peter, M.; (US)
Agent: GROSSMAN, Jon, D.; Dickstein Shapiro Morin & Oshinsky LLP 2101 L Street, N.W. Washington, DC 20037-1526 (US)
Priority Data:
Title (EN) COPPER METALLIZATION STRUCTURE AND METHOD OF CONSTRUCTION
(FR) STRUCTURE DE METALLISATION EN CUIVRE ET PROCEDE DE PRODUCTION CORRESPONDANT
Abstract: front page image
(EN)The invention is directed to the use of copper as via and interconnect structures for an integrated circuit. The process in accordance with a preferred embodiment produces an interconnect layer of continuous copper with superior adhesion while requiring only a minimum number of steps for its production. Fabrication of an integrated circuit in accordance with a preferred embodiment of the invention begins with the formation of semiconductor devices on a silicon wafer substrate (100). Next, an intermetallic dielectric layer (IDL) is formed by materials such as silicon dioxide (SiO¿2?), polymide, or silicon nitride over the devices. This step is followed by the laying of a diffusion barrier layer (104) on the IDL surface. The resulting product is then exposed to an electrochemical deposition or electroplating stage for the formation of a copper layer directly on top of the diffusion barrier layer. In accordance with a preferred embodiment of the invention, a variable voltage from a source (10) is applied in two different stages. The first stage produces nucleation of a high density of clusters and the second stage permits diffusion limited growth of the clusters so as to produce a continuous copper film layer.
(FR)L'invention concerne l'utilisation de cuivre comme structures de trou de liaison et d'interconnexion pour un circuit intégré. Le procédé mis en oeuvre dans un mode de réalisation préférée de l'invention consiste à produire une couche d'interconnexion constituée en continu de cuivre, présentant une adhérence supérieure, tout en nécessitant seulement un nombre minimal d'opérations pour sa production. La production d'un circuit intégré selon un mode de réalisation préférée de l'invention débute par la formation de dispositifs à semiconducteur sur un substrat constituée d'une tranche de silicium (100). Ensuite, une couche diélectrique intermétallique (IDL) est formée par des matériaux, telles que du dioxyde de silicium (SiO¿2?), un polyamide ou du nitrure de silicium, sur lesdits dispositifs. Cette étape est suivie par l'application d'une couche barrière de diffusion (104) sur la surface de l'IDL. Le produit obtenu subit ensuite un dépôt électrochimique ou une galvanoplastie permettant la formation d'une couche de cuivre directement au-dessus de la couche barrière de diffusion. Dans un mode de réalisation préférée de l'invention, une tension variable provenant d'une source (10) est appliquée au cours de deux étapes différentes. La première étape sert à produire la nucléation d'une grande densité d'agrégats et la deuxième étape permet la croissance limitée par diffusion des agrégats de manière à produire une couche de film de cuivre continue.
Designated States: AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, UA, UG, US, UZ, VN, YU, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, SD, SZ, UG, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)