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1. (WO2000025319) SEMICONDUCTOR MEMORY DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2000/025319    International Application No.:    PCT/US1999/018795
Publication Date: 04.05.2000 International Filing Date: 19.08.1999
Chapter 2 Demand Filed:    24.04.2000    
IPC:
G11C 16/04 (2006.01), H01L 27/115 (2006.01)
Applicants: KAITECH ENGINEERING, INC. [US/US]; 2980 Amoroso Court Pleasanton, CA 94566 (US)
Inventors: YANG, Hsu-Kai; (US)
Agent: HU, Dan; Trop, Pruner, Hu & Miles, P.C. Suite 100 8554 Katy Freeway Houston, TX 77024 (US)
Priority Data:
09/178,300 23.10.1998 US
Title (EN) SEMICONDUCTOR MEMORY DEVICE
(FR) MEMOIRE A SEMICONDUCTEUR
Abstract: front page image
(EN)A semiconductor memory device includes an erase line (ER), a common line (200), and a first transistor (T¿E?) coupled between the erase line (ER) and the common line (200). The memory device includes a plurality of memory cells (108) and bit lines (BL), each memory cell (108) including a program line (PL), a memory transistor (T¿M?), and a tunneling capacitor (C¿T?) having a first node coupled to the floating gate of the memory transistor (T¿M?). A second transistor (T¿P?) is coupled between the program line (PL) and another node of the tunneling capacitor (C¿T?). An access transistor (T¿B?) is coupled to the memory transistor (T¿M?) and the bit line (BL). The second transistor (T¿P?) may be a depletion-type transistor, as may be the first transistor (T¿E?) that is coupled to the erase line (ER). The memory cell (108) may also be implemented as a single-polysilicon memory structure.
(FR)L'invention concerne une mémoire à semiconducteur comprenant une ligne d'effacement (ER), une ligne commune (200), et un premier transistor (T¿E?) couplé entre la ligne d'effacement (ER) et la ligne commune (200). Cette mémoire comprend une pluralité de cellules mémoire (108) et de lignes de binaires (BL), chaque cellule mémoire (108) comprenant une ligne de programmation (PL), un transistor de mémorisation (T¿M?), et un condensateur à effet tunnel (C¿T?), dont un premier noeud est couplé à la grille flottante du transistor de mémorisation (T¿M?). Un second transistor (T¿P?) est couplé entre la ligne de programmation (PL) et un autre noeud du condensateur à effet tunnel (C¿T?). Un transistor d'accès (T¿B?) est couplé au transistor de mémorisation (T¿M?) et à la ligne de binaires (BL). Le second transistor (T¿P?) peut être un transistor à déplétion, comme le premier transistor (T¿E?) couplé à la ligne d'effacement (ER). La cellule mémoire (108) peut également être réalisée sous la forme d'une structure de mémoire à une couche de polysilicium.
Designated States: CN.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)