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1. (WO2000025181) METHOD FOR FABRICATING SEMICONDUCTOR DEVICE AND METHOD FOR FORMING MASK SUITABLE THEREFOR
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2000/025181    International Application No.:    PCT/JP1998/004810
Publication Date: 04.05.2000 International Filing Date: 23.10.1998
Chapter 2 Demand Filed:    07.06.1999    
IPC:
G03F 1/26 (2012.01), G03F 1/30 (2012.01), G03F 1/32 (2012.01), G03F 1/68 (2012.01), G03F 7/20 (2006.01), H01L 21/768 (2006.01)
Applicants: HITACHI, LTD. [JP/JP]; 6, Kanda Surugadai 4-chome Chiyoda-ku Tokyo 101-8010 (JP) (For All Designated States Except US).
FUKUDA, Hiroshi [JP/JP]; (JP) (For US Only)
Inventors: FUKUDA, Hiroshi; (JP)
Agent: SAKUTA, Yasuo; Hitachi, Ltd. 5-1, Marunouchi 1-chome Chiyoda-ku Tokyo 100-8220 (JP)
Priority Data:
Title (EN) METHOD FOR FABRICATING SEMICONDUCTOR DEVICE AND METHOD FOR FORMING MASK SUITABLE THEREFOR
(FR) PROCEDE DE FABRICATION DE DISPOSITIF SEMI-CONDUCTEUR ET PROCEDE DE FORMATION DE MASQUE ADAPTE ASSOCIE
Abstract: front page image
(EN)A phase shift mask formed by extracting connecting nodes such as ends, corners and intersections, of a random interconnection pattern is multiple-exposed, along with a phase shift mask for exposing other regions, onto the same resist film through a projection optical system. Alternatively, an arbitrary pattern is quantized to two to four phase shift masks and similarly multiple-exposed. The interconnection pitch of a logic LSI can be reduced by optical lithography and a high-performance LSI can be fabricated at low cost and with high throughput while suppressing an interconnection lag.
(FR)Un masque de déphasage formé par extraction des noeuds de connexion tels que des extrémités, des coins et des intersections d'un motif d'interconnexion aléatoire est exposé de multiples fois, en même temps qu'un masque de déphasage pour exposer d'autres régions, sur le même film de réserve, au moyen d'un système optique de projection. Dans une autre réalisation, un motif arbitraire est quantifié par deux à quatre masques de déphasage et semblablement exposé de multiples fois. Le pas d'interconnexion d'un circuit d'intégration à grande échelle (LSI) peut être réduit à l'aide de la lithographie optique et un LSI à haute performance peut être fabriqué à faible coût et avec une grande productivité tout en supprimant un décalage d'interconnexion.
Designated States: CN, JP, KR, US.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)