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1. WO1999046687 - DATA TRANSMITTER

Publication Number WO/1999/046687
Publication Date 16.09.1999
International Application No. PCT/JP1998/001032
International Filing Date 12.03.1998
Chapter 2 Demand Filed 12.03.1998
IPC
G11C 7/10 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output data interface arrangements, e.g. I/O data control circuits, I/O data buffers
G11C 7/22 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
22Read-write timing or clocking circuits; Read-write control signal generators or management
CPC
G11C 7/1006
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1006Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
G11C 7/1051
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
G11C 7/1072
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1072for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
G11C 7/1078
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
G11C 7/1084
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
1084Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
G11C 7/22
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
22Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
Applicants
  • HITACHI, LTD. [JP]/[JP] (AllExceptUS)
  • SATO, Takashi [JP]/[JP] (UsOnly)
  • NISHIO, Yoji [JP]/[JP] (UsOnly)
  • NAKAGOME, Yoshinobu [JP]/[JP] (UsOnly)
Inventors
  • SATO, Takashi
  • NISHIO, Yoji
  • NAKAGOME, Yoshinobu
Agents
  • TAKAHASHI, Akio
Priority Data
Publication Language Japanese (JA)
Filing Language Japanese (JA)
Designated States
Title
(EN) DATA TRANSMITTER
(FR) EMETTEUR DE DONNEES
Abstract
(EN)
When a load capacitance difference including a cable line length difference and a parasitic element exists between parallel data lines, the propagating time lag between data reaches a level hard to ignore. Therefore, when particularly high-speed data having a short period are transmitted, the set-up time and hold time for data fetching cannot be secured and data are not transmitted normally. Since a data transmitter is provided with a circuit to discriminate reception without delay which compares the phases of a part or all of the bits of received data in a receiver that receives parallel data and a timing adjusting mechanism which adjusts the phase among parallel bits at the data fetching point of the receiver based on the results of the discriminating circuit, each data bit can be made to simultaneously arrive at the receiver. Therefore, the set-up time and hold time can be secured even when differences exist in the cable line length and load capacitance.
(FR)
Lorsqu'une différence de capacité de charge comprenant une différence de longueur d'une ligne en câble et un élément parasite existe entre les lignes de données parallèles, l'écart de propagation entre les données atteint un niveau considérable. C'est pourquoi, lorsque les données à vitesse élevée présentant une courte période sont transmises, le temps de mise en route et la durée d'occupation pour l'extraction de données ne peuvent être assurés ce qui se traduit par une transmission anormale des données. Il faut qu'un émetteur de données soit équipé d'un circuit servant à discriminer la réception sans retard et à comparer les phases d'une partie ou de l'ensemble des bits de données reçues dans un récepteur recevant les données parallèles et le mécanisme de réglage temporel réglant la phase parmi les bits parallèles au point d'extraction des données du récepteur selon les résultats fournis par le circuit de discrimination pour que chaque bit de données puisse arriver dans le récepteur simultanément. Ainsi, le temps de mise en route et la durée d'occupation peuvent être garantis même si des différences existent dans la longueur de la ligne en câble et dans la capacité de charge.
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