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1. (WO1999043030) MOS TRANSISTOR MEMORY CELL AND METHOD FOR PRODUCING THE SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1999/043030    International Application No.:    PCT/DE1998/003716
Publication Date: 26.08.1999 International Filing Date: 17.12.1998
Chapter 2 Demand Filed:    28.05.1999    
IPC:
H01L 21/336 (2006.01), H01L 21/8247 (2006.01), H01L 27/115 (2006.01), H01L 29/788 (2006.01)
Applicants: INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-str. 53, D-81541 München (DE) (For All Designated States Except US).
HOFMANN, Franz [DE/DE]; (DE) (For US Only).
WILLER, Josef [DE/DE]; (DE) (For US Only)
Inventors: HOFMANN, Franz; (DE).
WILLER, Josef; (DE)
Agent: SIEMENS AG; Postfach 22 16 34, D-80506 München (DE)
Common
Representative:
SIEMENS AG; Postfach 22 16 34, D-80506 München (DE)
Priority Data:
198 07 188.4 20.02.1998 DE
Title (DE) SPEICHERZELLE MIT MOS-TRANSISTOR UND VERFAHREN ZU IHRER HERSTELLUNG
(EN) MOS TRANSISTOR MEMORY CELL AND METHOD FOR PRODUCING THE SAME
(FR) CELLULE DE MEMOIRE A TRANSISTOR MOS, ET SON PROCEDE DE PRODUCTION
Abstract: front page image
(DE)Die Speicherzelle weist einen vertikalen MOS-Transistor auf, der eine erste Gateelektrode, die elektrisch isoliert ist, und eine zweite Gateelektrode umfaßt. Die zweite Gateelektrode (140) ist teilweise in einem Graben angeordnet, an dessen Flanke der MOS-Transistor angrenzt. Die erste Gateelektrode ist außerhalb des Grabens angeordnet und weist an der Grabenkante eine Spitze (90, 100) auf, die eine Programmierung bei verringertem Stromfluß ermöglicht. Die Speicherzelle ist durch selbstjustierende Herstellung mit einem Flächenbedarf von 6 F?2¿ herstellbar.
(EN)The present invention relates to a memory cell including a vertical MOS transistor which comprises a first electrically-isolated gate electrode as well as a second gate electrode. The second gate electrode (140) is partially located in a trench while the MOS transistor is adjacent to the flange of said trench. The first gate electrode is located outside the trench and has a tip (90, 100) at the edge of said trench intended for programmation using a reduced current flow. This memory cell can be manufactured according to an automatic adjustment method so as to obtain overall dimensions of 6 F?2¿.
(FR)L'invention concerne une cellule de mémoire qui comporte un transistor MOS vertical, lequel est pourvu d'une première électrode de grille, qui est isolée électriquement, et une seconde électrode de grille. La second électrode de grille (140) est partiellement disposée dans une tranchée, le transistor MOS étant adjacent au flanc de cette tranchée. La première électrode de grille est disposée à l'extérieur de la tranchée et présente, au niveau de l'arête de la tranchée, une pointe (90, 100) qui permet une programmation avec un flux de courant réduit. La cellule de mémoire peut être produite selon un procédé à ajustage automatique, de façon à présenter un encombrement de 6 F?2¿.
Designated States: JP, KR, US.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: German (DE)
Filing Language: German (DE)