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1. (WO1999041864) METHOD AND APPARATUS FOR MINIMIZING ASYNCHRONOUS TRANSMIT FIFO UNDER-RUN AND RECEIVE FIFO OVER-RUN CONDITIONS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1999/041864    International Application No.:    PCT/US1999/002148
Publication Date: 19.08.1999 International Filing Date: 01.02.1999
Chapter 2 Demand Filed:    17.08.1999    
IPC:
H04J 3/26 (2006.01), H04L 12/00 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, CA 95052 (US) (For All Designated States Except US).
ABRAMSON, Darren, L. [US/US]; (US) (For US Only)
Inventors: ABRAMSON, Darren, L.; (US)
Agent: TAYLOR, Edwin, H.; Blakely, Sokoloff, Taylor & Zafman LLP 7th floor 12400 Wilshire Boulevard Los Angeles, CA 90025 (US)
Priority Data:
09/023,394 13.02.1998 US
Title (EN) METHOD AND APPARATUS FOR MINIMIZING ASYNCHRONOUS TRANSMIT FIFO UNDER-RUN AND RECEIVE FIFO OVER-RUN CONDITIONS
(FR) PROCEDE ET APPAREIL PERMETTANT DE REDUIRE A UN MINIMUM LES CONDITIONS DE SOUS-UTILISATION DE FIFO DE TRANSMISSION ASYNCHRONE ET D'ENGORGEMENT DE FIFO D'EMISSION
Abstract: front page image
(EN)A circuit adapted to a first-in/first-out device ('FIFO') (310) is disclosed. The circuit includes a counter (320) and a first end of packet detector (315) that is coupled to the counter (320). The first end of packet detector (315) increments the counter (320) if an end of packet is detected at an input of the FIFO (310). The circuit also includes a second end of packet detector (330) coupled to the counter (320). The second end of packet detector (330) decrements the counter (320) if an end of packet is detected at an output of the FIFO (310). A detector circuit (335) is coupled to an output of the counter (320) and requests a bus transaction in response to the output of the counter (320). In another aspect, the present invention is a method of preventing data over-run errors in a receive FIFO.
(FR)Circuit destiné à un dispositif premier entré-premier sorti (FIFO) (310), qui comporte un compteur (320) et un premier détecteur (315) de fin de paquet couplé au compteur (320). Le premier détecteur (315) de fin de paquet incrémente le compteur (320) si une fin de paquet est détectée à une entrée du FIFO (310). Ledit circuit comporte également un second détecteur (330) de fin de paquet couplé au compteur (320). Le second détecteur (330) de fin de paquet décrémente le compteur (320) si une fin de paquet est détectée à une sortie du FIFO (310). Un circuit de détection (335) est couplé à une sortie du compteur (320) et demande une transaction de bus en réponse à la sortie du compteur (320). Selon un autre aspect, la présente invention concerne un procédé permettant de prévenir les erreurs d'engorgement de données dans un dispositif de réception premier entré-premier sorti.
Designated States: AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, UA, UG, US, UZ, VN, YU, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, SD, SZ, UG, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)