WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO1999041669) METHOD AND APPARATUS FOR RELAXING THE FIFO ORDERING CONSTRAINT FOR MEMORY ACCESSES IN A MULTI-PROCESSOR ASYNCHRONOUS CACHE SYSTEM
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1999/041669    International Application No.:    PCT/US1999/002569
Publication Date: 19.08.1999 International Filing Date: 05.02.1999
Chapter 2 Demand Filed:    03.09.1999    
IPC:
G06F 12/08 (2006.01)
Applicants: SUN MICROSYSTEMS, INC. [US/US]; 901 San Antonio Road MS PAL01-521 Palo Alto, CA 94303 (US)
Inventors: PONG, Fong; (US).
HETHERINGTON, Rick, C.; (US)
Agent: D'ALESSANDRO, Kenneth; D'Alessandro & Ritchie P.O. Box 640640 San Jose, CA 95164-0640 (US)
Priority Data:
09/023,534 13.02.1998 US
Title (EN) METHOD AND APPARATUS FOR RELAXING THE FIFO ORDERING CONSTRAINT FOR MEMORY ACCESSES IN A MULTI-PROCESSOR ASYNCHRONOUS CACHE SYSTEM
(FR) PROCEDE ET APPAREIL LEVANT LA CONTRAINTE D'ORDRE PEPS POUR LES ACCES MEMOIRE DANS UN SYSTEME MULTIPROCESSEUR ASYNCHRONE D'ANTEMEMOIRES
Abstract: front page image
(EN)According to the present invention, each processor in a multi-processor system separates locally generated processor requests and remote processor requests from the snoop queue into two categories. In the first category, are all coherence transactions, both read and write, generated by the local processor, as well as all coherence transactions generated by a remote processor which are write accesses. Each of the transactions in the first category maintain a strict FIFO structure wherein accesses to the cache are performed and retired. In the second category are all coherence transactions generated by a remote processor which are read accesses. In the second category of transactions, there are no order constraints between the transactions, with the exception that a transaction in the second category which references the same memory location as a transaction in the first category cannot be performed, if the transaction in the first category that was received before the transaction in the second category, and has not yet been completed. During this exception, the FIFO order must be maintained between the transaction in the first category and the transaction in the second category.
(FR)Selon la présente invention chacun des processeurs d'un système multiprocesseur sépare les demandes du multiprocesseur local, des demandes du multiprocesseur éloigné de la file de surveillance des accès aux antémémoires en deux catégories. La première catégorie englobe toutes les transactions de cohérence de lecture et d'écriture émanant du processeur local ainsi que toutes les transactions de cohérence d'écriture émanant du processeur éloigné. Chacune des transactions de la première catégorie respecte une structure PEPS stricte où les accès à l'antémémoire sont effectués puis retirés. La deuxième catégorie englobe toutes les transactions de cohérence de lecture émanant du processeur éloigné. Dans la deuxième catégorie il n'y a pas de contraintes d'ordre entre les transactions à ceci près qu'une transaction de la deuxième catégorie qui présente la même localisation en mémoire qu'une transaction de la première catégorie ne peut s'exécuter tant qu'une transaction de la première catégorie reçue avant la transaction de la deuxième catégorie ne soit achevée. Pendant cette exception l'ordre PEPS doit être maintenu entre la transaction de la première catégorie et la transaction de la deuxième catégorie.
Designated States: JP, KR.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)