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1. (WO1999040508) FAST ADDER/SUBTRACTOR FOR SIGNED FLOATING POINT NUMBERS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1999/040508    International Application No.:    PCT/US1999/002455
Publication Date: 12.08.1999 International Filing Date: 05.02.1999
IPC:
G06F 7/50 (2006.01)
Applicants: S3 INCORPORATED [US/US]; 2801 Mission College Boulevard Santa Clara, CA 95052-8058 (US)
Inventors: IOURCHA, Konstantine; (US).
NGUYEN, Andrea; (US).
HUNG, Daniel; (US)
Agent: ARRIOLA-KERN, Trinidad; Fenwick & West LLP Two Palo Alto Square Palo Alto, CA 94306 (US)
Priority Data:
09/020,152 06.02.1998 US
Title (EN) FAST ADDER/SUBTRACTOR FOR SIGNED FLOATING POINT NUMBERS
(FR) ADDITIONNEUR/SOUSTRACTEUR RAPIDE POUR NOMBRES ALGEBRIQUES A VIRGULE FLOTTANTE
Abstract: front page image
(EN)A system for adding or subtracting numbers in signed floating point notation performs exponent and mantissa handling operations in parallel. The system includes a comparator (106), for determining a greater-magnitude and a lesser magnitude floating point number, operating in parallel with a selector (108) for performing a one's complement and single-bit shift on a mantissa portion of the lesser-magnitude floating point number. The system further includes a remaining shift circuit (110), for determining an additional amount by which the lesser-magnitude mantissa portion should be shifted; and a shifter (102). The system also includes an absolute add circuit (102), for determining whether an absolute addition or an absolute subtraction is to be performed, and a single-bit shift circuit (104), for indicating whether a shift of at least one bit is required.
(FR)Un système servant à additionner ou à soustraire des nombres dans un système de notation de nombres algébriques à virgule flottante effectue en parallèle les opérations de gestion de l'exposant et de la mantisse. Le système comprend un comparateur (106) qui détermine un nombre à virgule flottante de grandeur supérieure et de grandeur inférieure, qui opère en parallèle avec un sélecteur (108) pour effectuer un complément et un décalage monobit de un sur une partie de mantisse du nombre à virgule flottante de grandeur supérieure. Le système comprend également un circuit (110) de décalage restant qui détermine une quantité supplémentaire dont doit être décalée la partie de mantisse de grandeur inférieure; et un dispositif (102) de décalage. Le système est également doté d'un circuit (102) d'addition en valeur absolue qui détermine si une addition en valeur absolue ou une soustraction en valeur absolue doit être effectuée, et un circuit (104) de décalage monobit qui indique si un décalage d'au moins un bit est nécessaire.
Designated States: AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, UA, UG, UZ, VN, YU, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, SD, SZ, UG, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)