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1. (WO1999014902) MEMORY CONTROLLER IN A MULTI-PORT BRIDGE FOR A LOCAL AREA NETWORK
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1999/014902    International Application No.:    PCT/US1998/018698
Publication Date: 25.03.1999 International Filing Date: 09.09.1998
IPC:
H04L 12/18 (2006.01), H04L 12/40 (2006.01), H04L 12/42 (2006.01), H04L 12/46 (2006.01), H04L 12/56 (2006.01)
Applicants: SONY ELECTRONICS INC. [US/US]; 1 Sony Drive, Park Ridge, NJ 07656 (US) (For All Designated States Except US).
PHAM, Son, Minh [US/US]; (US) (For US Only)
Inventors: PHAM, Son, Minh; (US)
Agent: HAVERSTOCK, Thomas, B.; Haverstock & Owens LLP, Suite 420, 260 Sheridan Avenue, Palo Alto, CA 94306 (US)
Priority Data:
60/059,171 17.09.1997 US
09/025,355 18.02.1998 US
Title (EN) MEMORY CONTROLLER IN A MULTI-PORT BRIDGE FOR A LOCAL AREA NETWORK
(FR) CONTROLEUR DE MEMOIRE DANS UNE PASSERELLE MULTI-PORTS DESTINEE A UN RESEAU LOCAL
Abstract: front page image
(EN)A memory controller in a multi-port bridge for a local area network. The multi-port bridge includes a switch engine, a memory and a plurality of ports, all of which are interconnected by a high speed communication bus. The memory includes look-up tables utilized for appropriately directing data packets among the ports, packet buffers utilized for temporarily storing packets and mailboxes for providing an interface between the switch engine and an external processor. The switch engine includes the memory controller, a bus controller and a look-up controller, each preferably including a finite state machine. The memory controller provides an interface between the memory and the communication bus by including a command decoder for decoding bus commands received from the communication bus. For example, the command decoder provides a response to memory read and write bus commands. In addition, the memory controller includes a memory control finite state machine for controlling operation of the memory controller according to the bus commands received from the command decoder. The memory controller also includes logic and address registers for providing appropriate row and column addresses to the memory device according to a current state of the memory control finite state machine. Because the memory control finite state machine controls operation of the memory controller, memory read and write operations are performed with a minimum of delay, thereby increasing the throughput capacity of the multi-port bridge.
(FR)L'invention concerne un contrôleur de mémoire dans une passerelle multi-ports destinée à un réseau local. La passerelle multi-ports comprend un moteur de commutation, un mémoire et une pluralité de ports, qui sont tous trois connectés par un bus de communication grande vitesse. La mémoire comprend des tables de recherche utilisées pour orienter correctement les paquets de données selon les ports, des tampons de paquets utilisés pour stocker temporairement des paquets et des boîtes à lettres de manière à servir d'interface entre le moteur de commutation et un processeur externe. Le moteur de commutation comprend le contrôleur de mémoire, un contrôleur de bus et un contrôleur de recherche, chacun d'entre eux comportant, de préférence, un automate fini. Le contrôleur de mémoire sert d'interface entre la mémoire et le bus de communication du fait qu'il possède un décodeur de commandes destiné à décoder les commandes de bus reçues du bus de communication. Par exemple, le décodeur de commandes fournit une réponse à des commandes de bus d'écriture et de lecture de mémoire. En outre, le contrôleur de mémoire comprend un automate fini de gestion de la mémoire servant à commander le fonctionnement du contrôleur de mémoire en fonction des commandes de bus reçues du décodeur de commandes. Le contrôleur de mémoire comprend également des registres logiques et des registres d'adresses de manière que le dispositif de mémoire dispose d'adresses de rangées et de colonnes appropriées en fonction de l'état courant de l'automate fini de gestion de mémoire. Comme l'automate fini de gestion de mémoire commande le fonctionnement du contrôleur de mémoire, les opérations d'écriture et de lecture mémoire sont réalisées avec un minimum de délais, ce qui augmente la capacité de débit de la passerelle multi-ports.
Designated States: AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GE, GH, GM, HR, HU, ID, IL, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, UA, UG, US, UZ, VN, YU, ZW.
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)