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1. (WO1999014800) METHOD AND APPARATUS FOR HIGH-PERFORMANCE INTEGRATED CIRCUIT INTERCONNECT FABRICATION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1999/014800    International Application No.:    PCT/US1998/019367
Publication Date: 25.03.1999 International Filing Date: 17.09.1998
Chapter 2 Demand Filed:    06.04.1999    
IPC:
H01L 21/321 (2006.01), H01L 21/768 (2006.01)
Applicants: CVC PRODUCTS, INC. [US/US]; 525 Lee Road Rochester, NY 14603 (US)
Inventors: MOSLEHI, Mehrdad, M.; (US)
Agent: SPRINKLE, Steven, R.; Gray Cary Ware & Freidenrich LLP Suite 1440 100 Congress Avenue Austin, TX 78701 (US)
Priority Data:
08/933,420 18.09.1997 US
Title (EN) METHOD AND APPARATUS FOR HIGH-PERFORMANCE INTEGRATED CIRCUIT INTERCONNECT FABRICATION
(FR) PROCEDE ET DISPOSITIF POUR LA REALISATION D'INTERCONNEXIONS SUR CIRCUIT INTEGRE HAUTE PERFORMANCE
Abstract: front page image
(EN)A method and apparatus for multi-level interconnection fabrication on an integrated circuit are disclosed. A liner/barrier layer (172) and a conductive layer (174) are deposited to fill the trenches and holes in an insulating layer. A globally planarized disposable layer (176) is then formed on the conductive layer (174). The layers are removed at substantially similar rates of material removal, and the removal is stopped when both layers have been removed except for material from the conductive layer filling the trenches and holes. In one implementation, the conductive layer (174) is a copper layer and the globally planarized disposable layer (176) is a tin or tin alloy layer and its formation includes deposition, melting, and resolidification. Further, the removal can be accomplished by an ion-beam etch which is stopped based on in-situ real-time measurement of the wafer surface reflectance. The method employs a cluster tool apparatus.
(FR)L'invention concerne un procédé et un dispositif permettant de réaliser des interconnexions multiniveau sur circuit intégré. Une couche de garniture/d'arrêt (172) et une couche conductrice (174) sont déposées, de manière à remplir les saignées et les orifices d'une couche isolante. Une couche consommable de structure globalement planar (176) est ensuite formée sur la couche conductrice (174). Après quoi, on ôte les couches selon des taux sensiblement analogues d'extraction de matériau, et le processus d'élimination en question prend fin lorsque les deux couches ont été arrachées, sauf pour la matière de la couche conductrice remplissant les saignées et les orifices. Selon une variante, la couche conductrice (174) est en cuivre, et la couche consommable de structure globalement planar (176) est en étain ou en alliage d'étain, sa formation comprenant les phases de dépôt, de fusion et de resolidification. Par ailleurs, l'élimination des matériaux peut être effectuée sous gravure ionique, opération que l'on interrompt d'après le résultat de mesures de réflectance en temps réel in situ à la surface des plaquettes. Le procédé fait appel à un système d'outil multiposte.
Designated States: JP, KR.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)