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1. (WO1999014665) DIGITAL SIGNAL PROCESSOR PARTICULARLY SUITED FOR DECODING DIGITAL AUDIO
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1999/014665    International Application No.:    PCT/US1998/018699
Publication Date: 25.03.1999 International Filing Date: 09.09.1998
Chapter 2 Demand Filed:    14.04.1999    
IPC:
G06F 9/305 (2006.01), G06F 9/315 (2006.01), G06F 9/345 (2006.01), G06F 9/355 (2006.01)
Applicants: SONY ELECTRONICS INC. [US/US]; 1 Sony Drive, Park Ridge, NJ 07656-8003 (US)
Inventors: TAN, Yew-Koon; (US).
OZEKI, Agee; (JP).
FUKUSHIMA, Tetsuya; (JP)
Agent: HUMPHREY, Thomas, W.; Wood, Herron & Evans, L.L.P., 2700 Carew Tower, Cincinnati, OH 45202 (US).
D. YOUNG & CO; 21 London Road, Southhampton SO1 2AD (GB)
Priority Data:
60/060,710 17.09.1997 US
09/115,187 14.07.1998 US
Title (EN) DIGITAL SIGNAL PROCESSOR PARTICULARLY SUITED FOR DECODING DIGITAL AUDIO
(FR) PROCESSEUR DE SIGNAUX NUMERIQUES PARTICULIEREMENT ADAPTE AU DECODAGE DE SIGNAUX AUDIONUMERIQUES
Abstract: front page image
(EN)A digital signal processor (10) particularly adapted for decoding digital audio. The barrel shifter (32) of the processor includes logical circuitry, so that operations involving a combination of a logical operation and a shift, can be performed in a single pass through the combined barrel shifter/logical unit, rather than requiring separate passes through the barrel shifter and ALU, which would require more instruction cycles. The address generator (30) of the processor, includes circuitry which concatenates the most significant bits of a base address of a table to the least significant bits of an index, to thereby rapidly generate addresses of indexed locations in a table.
(FR)L'invention concerne un processeur (10) de signaux numériques particulièrement adapté au décodage de signaux audionumériques. Le permutateur circulaire (32) du processeur comprend des circuits logiques, si bien que les opérations impliquant une combinaison d'une opération logique et d'un décalage peuvent être réalisées en un seul passage grâce à la combinaison permutateur circulaire/unité logique. Elles ne nécessitent plus de passages séparés à travers le permutateur circulaire et l'UAL, ce qui demanderait plusieurs cycles d'instructions. Le générateur (30) d'adresses du processeur comprend des circuits concaténant les bits les plus importants d'une adresse de base de la table aux bits les moins importants d'un index, générant ainsi des adresses d'emplacements indexés dans une table.
Designated States: AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GE, GH, GM, HR, HU, ID, IL, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, UA, UG, UZ, VN, YU, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, SD, SZ, UG, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)