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1. (WO1999014611) TEST SYSTEM FOR INTEGRATED CIRCUITS USING A SINGLE MEMORY FOR BOTH THE PARALLEL AND SCAN MODES OF TESTING
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1999/014611    International Application No.:    PCT/US1998/019405
Publication Date: 25.03.1999 International Filing Date: 14.09.1998
Chapter 2 Demand Filed:    15.04.1999    
IPC:
G01R 31/319 (2006.01)
Applicants: TERADYNE, INC. [US/US]; 321 Harrison Avenue Boston, MA 02118 (US)
Inventors: MCCANDLESS, William; (US).
STOCK, Mary, C.; (US).
STROUBLE, Raymond; (US).
WALKER, Ernest, P.; (US)
Agent: GAMACHE, Richard, E.; Teradyne, Inc. 321 Harrison Avenue Boston, MA 02118 (US)
Priority Data:
08/931,164 16.09.1997 US
Title (EN) TEST SYSTEM FOR INTEGRATED CIRCUITS USING A SINGLE MEMORY FOR BOTH THE PARALLEL AND SCAN MODES OF TESTING
(FR) SYSTEME D'ESSAI POUR CIRCUIT INTEGRE UTILISANT UNE MEMOIRE UNIQUE POUR LE MODE D'ESSAI EN PARALLELE ET LE MODE D'ESSAI EN BALAYAGE
Abstract: front page image
(EN)A semiconductor test system has a scan test mode and a parallel test mode. A single memory using substantially all of its storage space stores a) parallel test vectors for use during the parallel test mode, and b) parallel test vectors and scan test vectors for use during the scan test mode. A switch is used to change from the parallel test mode to the scan test mode. A pattern generator coupled to the single memory manipulates the parallel test vectors used during the parallel test mode and the parallel and scan test vectors used during the scan test mode. The speed of the scan test mode is increased by interleaving the memory and reading test vectors out of the memory in parallel. Processing time is further decreased by creating multiple scan chains and applying them to multiple pins of the device under test (DUT). Lastly, the clock speed of the bus feeding scan chain data to the pins of the DUT is increased by multiplexing the scan chain data being transferred to the bus.
(FR)L'invention concerne un dispositif d'essai pour semiconducteur, à mode d'essai en parallèle et à mode d'essai en balayage. Une mémoire unique utilisant sensiblement tous ses espaces d'enregistrement enregistre a) les vecteurs d'essai en parallèle pour le mode d'essai en parallèle, et b) les vecteurs d'essai en parallèle et les vecteurs d'essai en balayage pour le mode d'essai en balayage. Un commutateur permet de passer du mode d'essai en parallèle au mode d'essai en balayage. Un générateur de mire électronique couplé à la mémoire unique manipule les vecteurs d'essai en parallèle utilisés dans le mode d'essai en parallèle ainsi que les vecteurs d'essai en parallèle et d'essai en balayage utilisés dans le mode d'essai en balayage. On augmente la vitesse du mode d'essai en balayage par un entrelacement mémoire et par lecture en parallèle des vecteurs d'essai à la sortie de la mémoire. Par ailleurs, on réduit le temps de traitement en créant des chaînes de balayage multiples et en les appliquant à plusieurs pattes du dispositif essayé. Enfin, on augmente la fréquence d'horloge du bus qui fournit les données de chaîne de balayage aux pattes du dispositif en essai par un multiplexage des données de chaîne de balayage transférées au bus.
Designated States: CN, JP, KR, SG.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)