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1. (WO1999008314) SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND METHOD OF FABRICATION THEREOF
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1999/008314    International Application No.:    PCT/JP1998/003514
Publication Date: 18.02.1999 International Filing Date: 06.08.1998
Chapter 2 Demand Filed:    06.08.1998    
IPC:
G03F 9/00 (2006.01), H01L 21/768 (2006.01)
Applicants: HITACHI, LTD. [JP/JP]; 6, Kanda Surugadai 4-chome Chiyoda-ku Tokyo 101-8010 (JP) (AT, BE, CH, CN, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, JP, KR, LU, MC, NL, PT, SE, SG only).
OKAMOTO, Yoshihiko [JP/JP]; (JP) (For US Only)
Inventors: OKAMOTO, Yoshihiko; (JP)
Agent: TSUTSUI, Yamato; Tsutsui & Associates N.S. Excel 301 22-45, Nishishinjuku 7-chome Shinjuku-ku Tokyo 160-0023 (JP)
Priority Data:
9/215085 08.08.1997 JP
Title (EN) SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND METHOD OF FABRICATION THEREOF
(FR) DISPOSITIF DE CIRCUIT INTEGRE A SEMI-CONDUCTEUR ET PROCEDE DE FABRICATION CORRESPONDANT
Abstract: front page image
(EN)A trench (7b) for forming an alignment pattern and a trench (7a) for forming a circuit pattern which are formed in an insulation film (4) are filled, respectively, with metal films to form an alignment mark (8a) and an embedded metal film (8p) for circuit pattern and then the upper surface of the insulation film (4) is etched back lightly to allow the upper surface of the alignement mark (8a) and the like to project above the upper surface of the insulation film (4), thus enhancing the alignment accuracy between a mask and a semiconductor wafer without complicating the fabrication process steps of the semiconductor integrated circuit device or generating microdust.
(FR)Une tranchée (7b) destinée à former un motif d'alignement et une tranchée (7a) destinée à former un motif de circuit, qui sont formées sur un film isolant (4), sont remplies respectivement, avec des films métalliques, de façon à constituer un repère d'alignement (8a) et un film métallique enchâssé (8p) destiné au motif de circuit, puis la surface supérieure du film isolant (4) est à nouveau gravée légèrement pour permettre à la surface supérieure du repère d'alignement (8a) et analogue de faire saillie au dessus de la surface supérieure du film isolant (4), ce qui accroît la précision d'alignement entre un masque et une tranche de semi-conducteur sans compliquer le processus de fabrication du dispositif de circuit intégré à semi-conducteur et sans produire de poussières microscopiques.
Designated States: CN, JP, KR, SG, US.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)