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1. (WO1999007070) CIRCUITRY FOR THE DELAY ADJUSTMENT OF A CLOCK SIGNAL
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Pub. No.: WO/1999/007070 International Application No.: PCT/US1998/015697
Publication Date: 11.02.1999 International Filing Date: 29.07.1998
IPC:
H03K 5/13 (2006.01)
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
K
PULSE TECHNIQUE
5
Manipulating pulses not covered by one of the other main groups in this subclass
13
Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Applicants:
RAMBUS INCORPORATED [US/US]; 2465 Latham Street Mountain View, CA 94040, US
Inventors:
DONNELLY, Kevin, S.; US
KIM, Jun; US
GARLEEP, Bruno, W.; US
HOROWITZ, Mark, A.; US
LEE, Thomas, H.; US
CHAU, Pak, Shing; US
ZERBE, Jared, L.; US
PORTMANN, Clemenz, L.; US
CHAN, Yiu-Fai; US
Agent:
GALLIANI, William, S. ; Flehr Hohbach Test Albritton & Herbert LLP Suite 3400 4 Embarcadero Center San Francisco, CA 94111-4187, US
Priority Data:
08/904,20331.07.1997US
Title (EN) CIRCUITRY FOR THE DELAY ADJUSTMENT OF A CLOCK SIGNAL
(FR) CIRCUIT SERVANT A REGLER LE RETARD D'UN SIGNAL D'HORLOGE
Abstract:
(EN) Circuitry (500, Fig. 4) for adjusting the phase of an incoming periodic signal (Clk_In), typically a clock signal, throughout the entire period of the periodic signal. Phase adjustment circuitry (500) has high resolution and employs only the number of delay elements in a delay chain necessary to span at least the period of the incoming signal or at least half the period in the case of dual chains (410 and 510) receiving complementary clocks (Clk_In and Clk_InB). Phase adjustment circuitry comprises a delay chain having a plurality of taps (T0-Tn), a boundary detector (490) for indicating when a tap is at a phase boundary of the incoming periodic signal, and selection circuitry (450) for selecting one of the taps from the delay chain based on the boundary detector output (495) and the selection circuitry input (OC) such that the selected tap is the desired phase adjustment of the incoming signal and that the delay of the incoming signal is adjustable across its phase boundaries. Phase interpolation (348 in Fig. 3) between the taps of the delay chain is employed to increase the resolution of the adjustment to the periodic signal. Duty cycle correction (Fig. 13) of the input clock and the selected output clock is employed to improve accuracy.
(FR) Circuit (500, figure 4) servant à régler la phase d'un signal périodique d'entrée (Clk In), à savoir un signal d'horloge, sur la totalité de la période de ce signal périodique. Ce circuit de réglage de phase (500) présente une résolution élevée et met en application uniquement le nombre d'éléments de retard d'une chaîne de retard nécessaires pour couvrir au moins la période du signal d'entrée ou au moins la demi-période dans le cas de chaînes doubles (410 et 510) recevant des horloges complémentaires (Clk In et Clk InB). Ce circuit de réglage de phase comprend une chaîne de retard possédant une pluralité de prises (T0-Tn), un détecteur de limite (490) servant à indiquer à quel moment une prise se trouve au niveau de la limite de phase du signal périodique d'entrée, ainsi qu'un circuit de sélection (450) servant à sélectionner une des prises depuis la chaîne de retard en fonction de la sortie (495) du détecteur de limite et de l'entrée du circuit de sélection (OC), de sorte que la prise sélectionnée représente le réglage de phase souhaité du signal d'entrée et que le retard de ce signal d'entrée est réglable à travers ses limites de phase. L'interpolation de phases (348, figure 3) entre les prises de la chaîne de retard sert à augmenter la résolution du réglage du signal périodique. On utilise la correction du cycle de service (figure 13) de l'horloge d'entrée et de l'horloge de sortie sélectionnée afin d'améliorer la précision.
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Designated States: JP, KR
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Publication Language: English (EN)
Filing Language: English (EN)