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1. (WO1998053569) METHOD AND APPARATUS FOR FACILITATING AN INTERFACE TO A DIGITAL SIGNAL PROCESSOR
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Pub. No.: WO/1998/053569 International Application No.: PCT/US1998/004039
Publication Date: 26.11.1998 International Filing Date: 02.03.1998
Chapter 2 Demand Filed: 04.12.1998
IPC:
H04J 3/06 (2006.01) ,H04J 3/12 (2006.01)
H ELECTRICITY
04
ELECTRIC COMMUNICATION TECHNIQUE
J
MULTIPLEX COMMUNICATION
3
Time-division multiplex systems
02
Details
06
Synchronising arrangements
H ELECTRICITY
04
ELECTRIC COMMUNICATION TECHNIQUE
J
MULTIPLEX COMMUNICATION
3
Time-division multiplex systems
02
Details
12
Arrangements providing for calling or supervisory signals
Applicants:
ALCATEL USA SOURCING, L.P. [US/US]; 1000 Coit Road Plano, TX 75075, US
Inventors:
VIRDEE, Harbhajan, S.; US
KAPLAN, Thomas, M.; US
Agent:
FISH, Charles, S.; Baker & Botts, L.L.P. 2001 Ross Avenue Dallas, TX 75201-2980, US
Priority Data:
08/858,99320.05.1997US
Title (EN) METHOD AND APPARATUS FOR FACILITATING AN INTERFACE TO A DIGITAL SIGNAL PROCESSOR
(FR) TECHNIQUE VISANT A FACILITER UNE MISE EN INTERFACE AVEC UN PROCESSEUR DE SIGNAUX NUMERIQUES
Abstract:
(EN) According to the teachings of the present invention, a data path interface (16) for receiving an incoming signal (14) and facilitating an interface to a digital signal processor (18) includes a synchronizer (62) for determining a signaling frame in a processed signal received from the digital signal processor (18). The data path interface (16) also includes an idle code detector (76) operable to detect an idle code in the incoming signal (14) by comparing the incoming signal (14) to at least one user-programmable idle code pattern. The data path interface (16) further including at least significant bit detector (78) operable to detect a loss of information in the incoming signal (14) by monitoring the status of the least significant bit of each channel to determine whether that bit is stuck at a particular value. The data path interface (16) still further includes a daughter card interface (80) operable to receive signals containing eight-bit words and to concatenate those signals to form signals containing sixteen-bit words. The daughter card interface (80) being further operable to transmit the concatenated signal to a daughter card (28).
(FR) Dans le cadre de cette invention, une interface de chemin de données (16) destinée à recevoir un signal entrant (14) et faciliter la mise en interface vers un processeur de signaux numériques (18) comporte un dispositif de synchronisation (62) servant à déterminer une trame de signalisation dans un signal traité émis par le processeur de signaux numériques (18). L'interface de chemin de données (16) comporte également un détecteur de code inactif (76) utilisable pour détecter un code inactif dans le signal entrant (14) par comparaison de ce signal entrant (14) avec au moins une configuration programmable de code inactif. L'interface de chemin de données (16) comporte, de surcroît, un détecteur de bit de moindre poids (78) utilisable pour détecter une perte d'information dans le signal entrant (14) par surveillance de l'état du bit de moindre poids de chaque canal afin de déterminer si ce bit est attaché ou non à une valeur particulière. Cette interface de chemin de données (16) peut encore comporter une interface de carte fille (80) utilisable pour recevoir des signaux contenant des mots de 8 bits et chaîner ces signaux afin de former des signaux contenant des mots de 16 bits. L'interface de carte fille (80) est également utilisable pour faire passer le signal chaîné à une carte fille (28).
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
EP0983653JP2001526018 AU1998066779