WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO1998053505) LATERAL MOS SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1998/053505    International Application No.:    PCT/IB1998/000631
Publication Date: 26.11.1998 International Filing Date: 27.04.1998
IPC:
H01L 29/06 (2006.01), H01L 29/10 (2006.01), H01L 29/417 (2006.01), H01L 29/78 (2006.01)
Applicants: KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1, NL-5621 BA Eindhoven (NL).
PHILIPS AB [SE/SE]; Kottbygatan 7, Kista, S-164 85 Stockholm (SE) (SE only)
Inventors: JOS, Hendrikus, Ferdinand, Franciscus; (NL)
Agent: HOUBIERS, Ernest, E., M., G.; Internationaal Octrooibureau B.V., P.O. Box 220, NL-5600 AE Eindhoven (NL)
Priority Data:
97201541.6 23.05.1997 EP
Title (EN) LATERAL MOS SEMICONDUCTOR DEVICE
(FR) DISPOSITIF DE TRANSISTOR MOS LATERAL
Abstract: front page image
(EN)A lateral MOS transistor is described, in particular, though not exclusively, a transistor of the lateral DMOS type, in which the drain is provided with a weakly doped drain extension (8) to increase the breakdown voltage. This drain extension is also present at the ends of the drain digits, so that the 'hard' drain (5) does not continue up to the edge (7) of the active region (6), but is separated therefrom by an interposed region. These regions do not contribute to the transistor effect. To reduce parasitic input capacitances, which correspond to these non-active regions, the gate poly (9) is provided in the active portion of the transistor only and is replaced in the non-active portions by poly (22) which is connected through to the source (4, 16). This poly acts as a gate which is permanently at 0 V, so that leakage currents in the non-active regions are prevented.
(FR)L'invention concerne un transistor MOS latéral, notamment mais pas exclusivement un transistor de type DMOS latéral, dans lequel le drain comporte une extension de drain (8) faiblement dopée pour augmenter la tension de claquage. Cette extension de drain se trouve également aux extrémités des doigts des drains, de telle sorte que le drain 'dur' (5) ne continue pas jusqu'à la périphérie (7) de la région active (6), mais en est séparé par une région intercalaire. Ces régions ne contribuent pas à l'effet de transistor. Pour réduire des capacités d'entrée parasites, correspondant à ces régions non actives, le polysilicium de grille (9) se trouve uniquement dans la partie active du transistor et est remplacé dans les parties non actives par un polysilicium (22) connecté à la source (4, 16). Ce polysilicium agit comme une grille se trouvant en permanence à 0V, de manière à empêcher les courants de fuite dans les régions non actives.
Designated States: JP, KR.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)