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1. (WO1998053330) TEST HEAD STRUCTURE FOR INTEGRATED CIRCUIT TESTER
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/1998/053330 International Application No.: PCT/US1998/010530
Publication Date: 26.11.1998 International Filing Date: 22.05.1998
Chapter 2 Demand Filed: 30.11.1998
IPC:
G01R 31/28 (2006.01) ,G01R 31/319 (2006.01)
Applicants: CREDENCE SYSTEMS CORPORATION[US/US]; 215 Fourier Avenue Fremont, CA 94539, US
Inventors: HANNERS, John, C.; US
MILLER, Charles, A.; US
STANFORD, Dean; US
Agent: BEDELL, Daniel, J.; Smith-Hill and Bedell, P.C. Suite 104 12670 N.W. Barnes Road Portland, OR 97229, US
Priority Data:
08/862,59623.05.1997US
09/039,73816.03.1998US
Title (EN) TEST HEAD STRUCTURE FOR INTEGRATED CIRCUIT TESTER
(FR) STRUCTURE DE TETE D'ESSAI POUR TESTEUR DE CIRCUITS INTEGRES
Abstract: front page image
(EN) A test head for an integrated circuit tester includes a horizontal base (46) holding a motherboard (44) having an array of daughterboards (50) mounted thereon, the daughterboards being radially distributed about a central vertical axis (64) of the motherboard. Each daughterboard holds a set of node cards (74) and includes data paths for forwarding the test instructions from the motherboard to the node cards. Each node card contains circuits for processing test signals to and from a separate terminal of a device under test (DUT). Edges (79) of the daughterboards extend downward through apertures (80) in the base to contact pads (82) on an interface board (40) holding the DUT to provide test and response signals extending between the node cards and pads on the DUT interface board further connected to terminals of the DUT.
(FR) L'invention concerne une tête d'essai pour testeur de circuits intégrés, comprenant un châssis horizontal portant une carte-mère. La carte-mère distribue des instructions d'essai à un ensemble de cartes-filles montées sur elle, les cartes-filles étant radialement réparties autour d'un axe vertical central de la carte-mère. Chaque carte-fille porte plusieurs cartes nodales et comprend des chemins de données permettant d'acheminer les instructions d'essai de la carte-mère aux cartes nodales. Chaque carte nodale comporte des circuits destinés à transmettre des signaux d'essai à une borne séparée d'un dispositif subissant l'éssai (DUT) et à en recevoir des signaux réponse, en réponse aux instructions d'essai qui lui ont été communiquées. Les bords des carte-filles s'étendent vers le bas à travers des ouvertures pratiquées dans le châssis, de manière à venir au contact des plots d'une carte d'interface portant le DUT. Les cartes-filles fournissent des chemins conducteurs destinés aux signaux d'essai et de réponse, lesquels chemins s'étendent entre les cartes nodales et les plots sur la carte interface du DUT. La carte d'interface permet un prolongement de ces chemins conducteurs entre les plots et les bornes du DUT.
Designated States: JP, KR
European Patent Office (EPO) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Publication Language: English (EN)
Filing Language: English (EN)