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1. (WO1998052217) METHOD OF FORMING A CHIP SCALE PACKAGE, AND A TOOL USED IN FORMING THE CHIP SCALE PACKAGE
Latest bibliographic data on file with the International Bureau

Pub. No.: WO/1998/052217 International Application No.: PCT/US1998/009477
Publication Date: 19.11.1998 International Filing Date: 07.05.1998
IPC:
H01L 21/607 (2006.01) ,H01L 23/31 (2006.01)
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21
Processes or apparatus specially adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02
Manufacture or treatment of semiconductor devices or of parts thereof
04
the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer
50
Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/06-H01L21/326162
60
Attaching leads or other conductive members, to be used for carrying current to or from the device in operation
607
involving the application of mechanical vibrations, e.g. ultrasonic vibrations
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23
Details of semiconductor or other solid state devices
28
Encapsulation, e.g. encapsulating layers, coatings
31
characterised by the arrangement
Applicants:
KULICKE & SOFFA INDUSTRIES, INC. [US/US]; 2101 Blair Mill Road Willow Grove, PA 19090, US
Inventors:
RAZON, Eli; US
VON SEGGERN, Walter; US
Agent:
PRESTIA, Paul, F. ; Ratner & Prestia Suite 301 One Westlakes, Berwyn P.O. Box 980 Valley Forge, PA 19482-0980, US
Priority Data:
08/857,70815.05.1997US
Title (EN) METHOD OF FORMING A CHIP SCALE PACKAGE, AND A TOOL USED IN FORMING THE CHIP SCALE PACKAGE
(FR) PROCEDE POUR FORMER UN BOITIER SENSIBLEMENT DE LA MEME TAILLE QUE LA PUCE, ET OUTIL UTILISE DANS CELUI-CI
Abstract:
(EN) A method of assembling a plurality of semiconductor chips is provided. A portion of a semiconductor wafer containing the plurality of chips is provided. Each of the plurality of chips has a contact pattern area including a pattern of contacts on a surface of the chip. A respective section of a dielectric interposer is assembled to each respective one of the plurality of chips individually, without detaching the plurality of chips from the portion of the semiconductor wafer. Each section of interposer has a plurality of bonding pads near an outer periphery of the section, so that each bonding pad lies near the contact pattern area of the corresponding one of the plurality of chips. Each bonding pad is wire bonded to a respective one of the contacts on the front surface of the corresponding one of the plurality of chips. The bonding step includes: (1) bonding one end of each wire to a respective bonding pad of the interposer using micro-resistant welding or ultrasonic bonding, and (2) bonding the other end of each wire to a respective contact of the chip using ultrasonic bonding. If a defective bond is detected, a wire may be removed and replaced by wire bonding. An encapsulant is applied to encapsulate the wires on each of the plurality of chips. The encapsulated chips are cut from the semiconductor wafer. Wires may be bonded at the corners of the chip, and need not be perpendicular to the sides of the chip.
(FR) Procédé pour assembler une pluralité de puces de semi-conducteur. On prend une portion d'une plaquette en semi-conducteur contenant la pluralité de puces. Chaque puce formant cette pluralité présente une zone de contact, comprenant des contacts formant un motif sur une surface de la puce. Une section correspondante d'un élément d'interposition diélectrique est assemblé de façon individuelle à chaque puce formant la pluralité de puces, sans que la pluralité de puces ne soit détachée de la portion de plaquette en semi-conducteur. Chaque section de l'élément d'interposition présente une pluralité de plages de connexion à proximité du pourtour extérieur de la section, de manière que chaque plage de connexion se trouve à proximité de la zone de contact de l'une des puces dans la pluralité de puces. L'étape d'assemblage comprend les opérations suivantes: (1) connexion d'une extrémité de chaque fil à une plage de connexion respective de l'élément d'interposition au moyen d'une soudure micro-résistante ou d'une soudure par ultrasons, et (2) connexion de l'autre extrémité de chaque fil à un contact respectif de la puce au moyen d'une soudure par ultrasons. Si une connexion défectueuse est détectée, on peut retirer un fil et le remplacer par soudage des connexions. Une matière d'encapsulation est appliquée pour encapsuler les fils sur chaque puce formant la pluralité. Les puces encapsulées sont séparées de la plaquette de semi-conducteur. On peut fixer des fils aux coins de la puce, ces fils ne devant pas être nécessairement perpendiculaires aux côtés de la puce.
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Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
AU1998072948