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1. (WO1998052126) SCALABLE MEMORY CONTROLLER
Latest bibliographic data on file with the International Bureau

Pub. No.: WO/1998/052126 International Application No.: PCT/US1998/010068
Publication Date: 19.11.1998 International Filing Date: 15.05.1998
Chapter 2 Demand Filed: 15.12.1998
IPC:
G06F 13/16 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
13
Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14
Handling requests for interconnection or transfer
16
for access to memory bus
Applicants:
UNISYS CORPORATION [US/US]; Township Line and Union Meeting Roads P.O. Box 500 Blue Bell, PA 19424-0001, US
Inventors:
GOLD, Anthony, P.; US
BENTON, Michael, K.; US
BOLYN, Philip, C.; US
AHO, Eric, D.; US
LUBA, Mark, D.; US
Agent:
STARR, Mark; Unisys Corporation Township Line and Union Meeting Roads P.O. Box 500 Blue Bell, PA 19424-0001, US
Priority Data:
08/857,49416.05.1997US
Title (EN) SCALABLE MEMORY CONTROLLER
(FR) REGISSEUR DE MEMOIRE A ECHELLE MODULABLE
Abstract:
(EN) A single ASIC memory controller has full interconnectivity between various modes on the ASIC: input controller, memory controller, and output controller. The single ASIC includes an input controller section, a memory controller section, and an output controller section. The ASIC architecture is designed to allow any of the sections to be bypassed. Using the bypass mechanism, the ASIC can be combined with other like ASICs to increase system performance and capabilities without the need for ASIC redesign. The ASIC design can be used in memory subsystems that are scalable depending on user requirements.
(FR) Un seul régisseur de mémoire de circuit spécifique (ASIC) permet une interconnectivité complète entre différentes fonctions de cet ASIC: un régisseur d'entrée, un régisseur de mémoire, et un régisseur de sortie. Ledit ASIC comprend une partie régisseur d'entrée, une partie régisseur de mémoire, et une partie régisseur de sortie. Cette architecture de l'ASIC est conçue pour permettre à n'importe laquelle de ces parties d'être contournées. L'utilisation de ce mécanisme de contournement permet d'associer l'ASIC à d'autres ASIC similaires, afin d'améliorer les performances et les capacités du système, sans qu'une reprise de la conception ne soit nécessaire. Cette conception de l'ASIC peut être utilisée dans des sous-systèmes mémoire à échelle modulable selon les besoins de l'utilisateur.
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Designated States: BR, CA, DE, GB, JP, KR
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
EP1010088