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1. (WO1998051013) METHOD AND STRUCTURE FOR PROVIDING FAST CONDITIONAL SUM IN A FIELD PROGRAMMABLE GATE ARRAY
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Pub. No.: WO/1998/051013 International Application No.: PCT/US1997/015368
Publication Date: 12.11.1998 International Filing Date: 28.08.1997
IPC:
G06F 7/50 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
7
Methods or arrangements for processing data by operating upon the order or content of the data handled
38
Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
48
using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
50
Adding; Subtracting
Applicants:
XILINX, INC. [US/US]; 2100 Logic Drive San Jose, CA 95124, US
Inventors:
NEW, Bernard, J.; US
Agent:
YOUNG, Edel, M. ; Xilinx, Inc. 2100 Logic Drive San Jose, CA 95124, US
Priority Data:
08/853,97509.05.1997US
Title (EN) METHOD AND STRUCTURE FOR PROVIDING FAST CONDITIONAL SUM IN A FIELD PROGRAMMABLE GATE ARRAY
(FR) PROCEDE ET STRUCTURE POUR OBTENIR UNE SOMME CONDITIONNELLE RAPIDE DANS UN RESEAU DE PORTES PROGRAMMABLE PAR L'UTILISATEUR
Abstract:
(EN) A carry logic circuit for a field programmable gate array (FPGA) which allows a carry input signal to be propagated through the carry logic circuit without passing through a multiplexer of another series connected circuit element. The carry logic circuit uses a function generator of the FPGA to provide a propagate signal in response to first and second input signals provided to the carry logic circuit. Also described are methods for performing a carry logic function in an FPGA.
(FR) L'invention porte sur un circuit logique de report d'un réseau de portes programmable par l'utilisateur (FPGA), ce circuit permettant de propager un signal d'entrée de report dans le circuit logique de report sans que celui-ci passe par un multiplexeur ou un autre élément de circuit connecté en série. Le circuit logique de report utilise un générateur de fonction du FPGA pour envoyer un signal de propagation en réponse à des premier et second signaux d'entrée envoyés au circuit logique de report. L'invention porte également sur des procédés de réalisation d'une fonction logique de report dans un réseau de portes programmable par l'utilisateur.
Designated States: JP
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Publication Language: English (EN)
Filing Language: English (EN)