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1. (WO1998051012) OUTPUT BUFFER CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1998/051012    International Application No.:    PCT/JP1997/001506
Publication Date: 12.11.1998 International Filing Date: 01.05.1997
Chapter 2 Demand Filed:    04.11.1998    
IPC:
H03K 19/00 (2006.01)
Applicants: MITSUBISHI DENKI KABUSHIKI KAISHA [JP/JP]; 2-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 100 (JP) (For All Designated States Except US).
TANIGUCHI, Hideki [JP/JP]; (JP) (For US Only)
Inventors: TANIGUCHI, Hideki; (JP)
Agent: TAZAWA, Hiroaki; 4F, Kasumigaseki IHF Building, 5-1, Kasumigaseki 3-chome, Chiyoda-ku, Tokyo 100 (JP)
Priority Data:
Title (EN) OUTPUT BUFFER CIRCUIT
(FR) CIRCUIT TAMPON DE SORTIE
Abstract: front page image
(EN)In order to prevent a through current from flowing to a set of MOS transistors in the final stage constituting a push-pull buffer circuit, a reset circuit which performs delaying operation and logic decision by separately receiving signals from two inverter gate groups of a control system and output system arranged in the preceding stage of the transistors is provided. Therefore, the flowing of the through current to the transistors can be prevented even when an input-output circuit consistinng of two power source systems becomes unstable when the power sources are turned on or off and such logic on which a through current flows to the final stage due to a signal output of a signal level converting circuit is generated because the rest circuit forcibly cancels the logic by applying feedback.
(FR)Circuit de réinitialisation réalisant des opérations de temporisation et une décision logique. Ce circuit reçoit séparément des signaux en provenance de deux groupes de portes d'inversion compris dans un système de commande et dans un système de sortie disposés dans l'étage précédant des transistors, et sert à empêcher un courant traversant de se diriger vers un ensemble de transistors MOS dans l'étage terminal formant un circuit tampon symétrique. Ainsi le passage du courant traversant vers les transistors peut être empêché même lorsqu'un circuit d'entrée-sortie formé de deux sources de courant devient instable à la suite de la mise sous tension ou hors tension des sources, et une logique, correspondant au passage d'un courant traversant vers l'étage terminal à la suite d'une sortie signal d'un circuit de conversion du niveau signal, est réalisée parce que le circuit de repos force l'annulation de la logique par l'application d'une rétroaction.
Designated States: CN, JP, KR, US.
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)