WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO1998050857) PROGRAMMABLE UNIVERSAL TEST INTERFACE AND METHOD FOR MAKING THE SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/1998/050857 International Application No.: PCT/US1998/009468
Publication Date: 12.11.1998 International Filing Date: 07.05.1998
Chapter 2 Demand Filed: 03.12.1998
IPC:
G11C 29/48 (2006.01)
Applicants: ARTISAN COMPONENTS, INC.[US/US]; 1195 Bordeaux Sunnyvale, CA 94089-1210, US
Inventors: KORNACHUK, Steve, P.; US
SILVER, Craig, R.; US
BECKER, Scott, T.; US
Agent: PENILLA, Albert, S.; Martine Penilla & Kim, LLP 830 West Evelyn Avenue Sunnyvale, CA 94086, US
Priority Data:
08/853,27609.05.1997US
Title (EN) PROGRAMMABLE UNIVERSAL TEST INTERFACE AND METHOD FOR MAKING THE SAME
(FR) INTERFACE D'ESSAI UNIVERSELLE PROGRAMMABLE ET SON PROCEDE DE FABRICATION
Abstract: front page image
(EN) Disclosed is a programmable memory test interface (206). The test interface includes logic circuitry configured to be integrated to a memory device. The memory device has a plurality of receiving connections that are configured to be coupled to a plurality of internal connections that couple to the logic circuit. The interface further includes a plurality of programmable input pins and output pins leading to and from the logic circuit, and the programmable input pins and output pins are configured to receive control signals from a test controller for operating the memory device in either a test mode or a mission mode. The programmable input pins and output pins are selectively interconnected to transform the logic circuitry into at least one type of memory testing methodology interface.
(FR) L'invention concerne une interface (206) d'essai de mémoire programmable. Cette interface d'essai comprend un ensemble de circuits logiques configuré pour être intégré dans une mémoire. Cette mémoire comprend plusieurs connexions de réception configurées pour être couplées à plusieurs connexions intérieures, qui sont elles-mêmes couplées aux circuits logiques. L'interface comprend en outre plusieurs broches d'entrée et de sortie programmables, qui mènent aux circuits logiques ou proviennent de ces derniers, ces broches d'entrée et de sortie étant configurées pour recevoir des signaux de commande provenant d'un régisseur d'essai, destiné à faire fonctionner la mémoire selon un mode essai ou un mode mission. Ces broches d'entrée et de sortie sont interconnectées sélectivement afin de transformer l'ensemble des circuits logiques en au moins un type d'interface d'essai de mémoire.
Designated States: AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GE, GH, GM, GW, HU, ID, IL, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, UA, UG, UZ, VN, YU, ZW
African Regional Intellectual Property Organization (ARIPO) (GH, GM, KE, LS, MW, SD, SZ, UG, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)