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1. (WO1998050845) SOURCE SYNCHRONOUS INTERFACE BETWEEN MASTER AND SLAVE USING A DESKEW LATCH
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Pub. No.: WO/1998/050845 International Application No.: PCT/US1998/007236
Publication Date: 12.11.1998 International Filing Date: 10.04.1998
Chapter 2 Demand Filed: 23.11.1998
IPC:
G06F 12/08 (2006.01) ,G06F 13/42 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
12
Accessing, addressing or allocating within memory systems or architectures
02
Addressing or allocation; Relocation
08
in hierarchically structured memory systems, e.g. virtual memory systems
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
13
Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38
Information transfer, e.g. on bus
42
Bus transfer protocol, e.g. handshake; Synchronisation
Applicants:
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, CA 95054, US
Inventors:
MACWILLIAMS, Peter; US
PRASAD, Bindi; US
KHARE, Manoj; US
SAMPATH, Dilip; US
Agent:
TAYLOR, Edwin, H. ; Blakely, Sokoloff, Taylor & Zafman LLP 7th floor 12400 Wilshire Boulevard Los Angeles, CA 90025, US
Priority Data:
08/852,43806.05.1997US
Title (EN) SOURCE SYNCHRONOUS INTERFACE BETWEEN MASTER AND SLAVE USING A DESKEW LATCH
(FR) INTERFACE MAITRE-ASSERVI A SYNCHRONISME SOURCE
Abstract:
(EN) A source synchronous interface between a master device (100) and a slave device (120) described. The master device having a plurality of deskew latches (220) is coupled to the slave device via a bus. The master device communicates commands and first timing information to the slave device via the bus. In response, the slave device communicates data and second timing information to the master device via the bus. When data is communicated from the slave device to the master device, the data is stored in one of the plurality of deskew latches until accessed by the master device. The plurality of deskew latches ensure that the master device will always read valid data for the full range of skew of the first and second timing information.
(FR) La présente invention se rapporte à une interface à synchronisme source entre un dispositif maître (100) et un dispositif asservi (120). Le dispositif maître comportant une pluralité de tampons de réalignement (220) est couplé au dispositif asservi via un bus. Le dispositif maître envoie via le bus des commandes et une première information de synchronisation au dispositif asservi. En réaction, le dispositif asservi envoie via le bus des données et une deuxième information de synchronisation au dispositif maître. Le principe utilisé pour l'envoi des données du dispositif asservi au dispositif maître est de conserver ces données dans l'un des différents tampons de réalignement jusqu'à ce qu'il y soit fait accès par le dispositif maître. L'utilisation de plusieurs tampons de réalignement garantit que le dispositif maître lit systématiquement des données valides pour l'ensemble de la portée de défauts d'alignement correspondant à la première et à la deuxième information de synchronisation.
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Designated States: AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GE, GH, GM, GW, HU, ID, IL, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, UA, UG, UZ, VN, YU, ZW
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
SG68845US6209072US6247136AU1998068980