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1. (WO1998049573) VIRTUAL CHANNEL DATA DISTRIBUTION SYSTEM FOR INTEGRATED CIRCUIT TESTER
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1998/049573    International Application No.:    PCT/US1998/008359
Publication Date: 05.11.1998 International Filing Date: 27.04.1998
Chapter 2 Demand Filed:    17.11.1998    
IPC:
G01R 31/319 (2006.01)
Applicants: CREDENCE SYSTEMS CORPORATION [US/US]; 215 Fourier Avenue, Fremont, CA 94539 (US)
Inventors: ILLES, Gregory; (US).
SKALA, Kenneth, L.; (US).
MORRIS, Richard, B.; (US).
CHAMPOUX, Duane, A.; (US)
Agent: BEDELL, Daniel, J.; Smith-Hill and Bedell, P.C., Suite 104, 12670 NW Barnes Road, Portland, OR 97229 (US)
Priority Data:
08/848,547 28.04.1997 US
Title (EN) VIRTUAL CHANNEL DATA DISTRIBUTION SYSTEM FOR INTEGRATED CIRCUIT TESTER
(FR) SYSTEME DE DISTRIBUTION DE DONNEES PAR CANAL VIRTUEL POUR TESTEUR DE CIRCUITS INTEGRES
Abstract: front page image
(EN)An integrated circuit tester (10) includes a node (24) for each terminal (27) of a device under test (11). Each node (24) includes a pin electronics circuit (32) or carrying out test activities at the device terminal (27) and a vector memory system (28) for supplying a sequence to the local pin electronics circuit for controlling its test activities. To program the tester, a host computer transmits an appropriate set of vectors to each vector memory system via a common bus. Before sending vectors to the vector memory systems, the host computer sends them control data assigning each to one or more 'virtual channels' such that all vector memory systems that are to receive a similar set of vectors are assigned to a similar virtual channel. Also, before transmitting each set of vectors on the bus, the host computer broadcasts additional control data to all vector memory systems designating one virtual channel as active. Thereafter only those vector memory systems assigned to the active virtual channel accept the transmitted vector set. Thus the host computer can concurrently write the same set of vectors to more than one vector memory system when the pin electronics circuits they control are to carry out similar test activities.
(FR)Ce testeur (10) de circuits intégrés comporte un noeud (24) pour chacune des bornes (27) d'un dispositif (11) soumis à un test. Chaque noeud (24) comporte un circuit électronique (32) à broche permettant d'exécuter diverses opérations de test au niveau de la borne (27) du dispositif et un système (28) de mémoire vecteurs permettant de fournir une séquence au circuit électronique de la broche locale afin de vérifier son comportement en test. Pour programmer le testeur, un ordinateur hôte envoie un ensemble approprié de vecteurs à chacun des systèmes de mémoire vecteurs. Avant d'envoyer les vecteurs aux systèmes de mémoire vecteurs, l'ordinateur hôte leur envoie des données de commande, leur affectant à chacune un ou plusieurs canaux virtuels de façon que tous les systèmes mémoire vecteurs susceptibles de recevoir un ensemble semblable de vecteurs sont affectés à un canal virtuel semblable. De même, avant d'envoyer chaque ensemble de vecteurs sur le bus, l'ordinateur hôte diffuse des données de commande additionnelles à tous les systèmes mémoire vecteurs, désignant l'un des canaux virtuels comme canal actif. Ensuite, seuls ceux des systèmes mémoire vecteurs qui sont affectés au canal virtuel actif peuvent prendre en compte l'ensemble de vecteurs transmis. Il en résulte que l'ordinateur hôte est capable d'écrire simultanément le même ensemble de vecteurs dans plusieurs des systèmes mémoire vecteurs dès lors que les circuits électroniques de broches qu'ils commandent doivent exécuter des opérations de test semblables.
Designated States: JP, KR.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)