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1. (WO1998033183) BITLINE LOAD AND PRECHARGE STRUCTURE FOR AN SRAM MEMORY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1998/033183    International Application No.:    PCT/US1998/000238
Publication Date: 30.07.1998 International Filing Date: 06.01.1998
Chapter 2 Demand Filed:    12.08.1998    
IPC:
G11C 11/419 (2006.01)
Applicants: ATMEL CORPORATION [US/US]; 2325 Orchard Parkway, San Jose, CA 95131 (US)
Inventors: PATHAK, Saroj; (US).
PAYNE, James, E.; (US)
Agent: SCHNECK, Thomas; Law Offices of Thomas Schneck, P.O. Box 2-E, San Jose, CA 95109-0005 (US)
Priority Data:
08/788,523 24.01.1997 US
Title (EN) BITLINE LOAD AND PRECHARGE STRUCTURE FOR AN SRAM MEMORY
(FR) STRUCTURE DE PRECHARGE ET DE CHARGE DE LIGNE DE BITS POUR MEMOIRE RAM STATIQUE
Abstract: front page image
(EN)An SRAM (Figs 6 and 7) monitors its WRITE/READ pin (77), and when the SRAM is in a read mode, initiates a first precharging scheme in which every complementary bitline pair (BL1, BL#1; BL2, BL#2; BL3, BL#3; BLn, BL#n) is directly coupled to Vcc via a first pmos transistor (Ld1, Ld1#; Ld2, Ld2#; Ld3, Ld#3; Ldn, Ldn#) which is permanently turned on, regardless of whether a memory cell is being read or not, and both true and false bitlines in every complementary bitline pair are coupled together via a second pmos transistor (Eq1, Eq2, Eq3, Eqn) as long as the SRAM remains in a read mode. When in a write mode, a second precharging scheme is initiated, causing the second pmos transistor to be turned off and only the first pmos transistors remain active. The termination of the write mode activates a third precharging scheme which causes all the bitlines, both true and false, within the memory array to be momentarily shorted together (S1, S2, Sn-1).
(FR)Cette mémoire RAM statique (Figures 6 et 7) contrôle sa broche de connexion ECRITURE/LECTURE (77) et, lorsque elle se trouve en mode lecture, lance un premier programme de préchargement dans le cadre duquel, d'une part, chaque paire de ligne de bits complémentaire (BL1, BL#1; BL2, BL#2; BL3, BL#3; BLn, BL#n) est directement couplée au Vcc par le biais d'un premier transistor MOS à canal P (Ld1, Ld#1; Ld2, Ld#2; Ld3, Ld#3; Ldn, Ld#n) en permanence à l'état conducteur, que la cellule de mémoire soit ou non en cours de lecture, et, d'autre part, aussi bien les lignes de bit faux que les lignes de bits vrais dans chaque paire de ligne de bits complémentaire sont également couplées par le biais d'un second transistor MOS à canal P (Eq1, Eq2, Eq3, Eqn) tant que la mémoire RAM statique reste en mode lecture. En mode écriture, un deuxième programme de préchargement est lancé, faisant passer le second transistor à l'état non conducteur et ne laissant en activité que le premier. L'achèvement du mode écriture active un troisième programme de préchargement, ce qui a pour effet de mettre, momentanément, en court-circuit toutes les lignes de bits de l'ensemble mémoire, les lignes de bits vrais comme les lignes de bits faux.
Designated States: CN, DE, GB, JP, KR.
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)