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1. (WO1998032228) LOW VOLTAGE INTERFACE CIRCUIT WITH A HIGH VOLTAGE TOLERANCE
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/1998/032228 International Application No.: PCT/US1997/010731
Publication Date: 23.07.1998 International Filing Date: 20.06.1997
IPC:
H03K 19/003 (2006.01) ,H03K 19/0185 (2006.01) ,H03K 19/094 (2006.01)
Applicants: XILINX, INC.[US/US]; 2100 Logic Drive San Jose, CA 95124, US
Inventors: NANCE, Scott, S.; US
TAMJIDI, Mohammad, R.; US
LI, Richard, C.; US
WONG, Jennifer; US
BAZARGAN, Hassan, K.; US
Agent: YOUNG, Edel, M. ; Xilinx, Inc. 2100 Logic Drive San Jose, CA 95124, US
Priority Data:
08/784,16315.01.1997US
Title (EN) LOW VOLTAGE INTERFACE CIRCUIT WITH A HIGH VOLTAGE TOLERANCE
(FR) CIRCUIT D'INTERFACE A BASSE TENSION TOLERANT UNE TENSION ELEVEE
Abstract:
(EN) A low voltage interface circuit with a high voltage tolerance enables devices with different power supply levels to be efficiently coupled together without significant leakage current or damage to the circuits. One embodiment of the present invention comprises a tri-state control circuit, a data path, a reference voltage circuit, and an isolation circuit. The interface circuit provides a high impedance receive mode. In this mode, when a voltage is applied to the I/O pin of the interface circuit which is sufficiently greater than the interface circuit power supply voltage, the isolation circuit isolates the power supply from the I/O pin. The interface circuit also protects all of the transistors from gate to bulk, gate to source and gate to drain voltage drops of greater than a specified voltage, for example 3.6V for a nominal 3V power supply when up to 5.5V is being externally applied to the I/O pin. In high impedance mode when the externally applied voltage at the I/O pin is sufficiently below the interface circuit supply voltage, the isolation circuit is driven to approximately the interface circuit supply voltage. In low impedance mode the isolation circuitry is disabled and the logic level at the data terminal is transmitted to the I/O pin. One embodiment of the present invention provides a buffered data path from the data terminal to the I/O pin.
(FR) Ce circuit d'interface à basse tension tolérant une tension élevée autorise un couplage efficace de dispositifs à niveaux d'alimentation différents sans que ne surviennent de notables courants de perte ou que les circuits ne soient endommagés. Dans un mode de réalisation, figurent un circuit de commande à trois états, un chemin de données, un circuit de tension de référence et un circuit d'isolation. Le circuit d'interface assure un mode réception d'impédance élevée. Dans ce mode, lorsqu'une tension, largement supérieure à la tension d'alimentation du circuit d'interface, est appliquée à une broche de connexion entrée/sortie du circuit d'interface, le circuit d'isolation isole l'alimentation de la broche de connexion entrée/sortie. Ce circuit d'interface protège également tous les transistors de chutes de tension, dépassant un seuil de tension spécifié, grille-substrat, grille-source et grille-drain, par exemple 3,6 volts pour une alimentation nominale de 3 volts lorsqu'une tension allant jusqu'à 5, 5 volts est appliquée depuis l'extérieur à la broche de connexion entrée/sortie. Dans le mode à impédance élevée, lorsque la tension appliquée de l'extérieur à la broche de connexion entrée/sortie est largement inférieure à la tension d'alimentation du circuit d'interface, le circuit d'isolation est forcé jusqu'à approximativement la tension d'alimentation du circuit d'interface. Dans le mode à faible impédance, les circuits d'isolation sont désactivés et le niveau logique au terminal de données est transféré vers la broche de connexion entrée/sortie. Dans un autre mode de réalisation, il est établi un chemin de données tamponné du terminal de données à la broche de connexion entrée/sortie.
Designated States: JP
European Patent Office (EPO) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Publication Language: English (EN)
Filing Language: English (EN)