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1. (WO1998032025) INTERNAL TESTABILITY SYSTEM FOR MICROPROCESSOR-BASED INTEGRATED CIRCUIT
Latest bibliographic data on file with the International Bureau

Pub. No.: WO/1998/032025 International Application No.: PCT/US1998/000819
Publication Date: 23.07.1998 International Filing Date: 16.01.1998
Chapter 2 Demand Filed: 17.08.1998
IPC:
G01R 31/3185 (2006.01)
G PHYSICS
01
MEASURING; TESTING
R
MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31
Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28
Testing of electronic circuits, e.g. by signal tracer
317
Testing of digital circuits
3181
Functional testing
3185
Reconfiguring for testing, e.g. LSSD, partitioning
Applicants:
ROCKWELL INTERNATIONAL CORPORATION [US/US]; Suite 700 600 Anton Boulevard Costa Mesa, CA 92628-5090, US
Inventors:
BORDEN, Craig, E.; US
MARTINEZ, Miguel, A.; US
TAYLOR, Alexander, D.; US
Agent:
BENNETT, James, D.; Akin, Gump, Strauss, Hauer & Feld Suite 1900 816 Congress Avenue Austin, TX 78701, US
Priority Data:
08/785,06817.01.1997US
Title (EN) INTERNAL TESTABILITY SYSTEM FOR MICROPROCESSOR-BASED INTEGRATED CIRCUIT
(FR) SYSTEME DE TESTABILITE INTERNE POUR CIRCUIT INTEGRE BASE SUR UN MICROPROCESSORISE
Abstract:
(EN) A fault isolation system (100) for use in an integrated circuit (10). The fault isolation system (100) includes multiple input shift registers (120, 130) which are connected end-to-end, serial output to serial input, for convenient interface with a test data input and test data output that are controlled by the test access port controller (tap controller) (20) of conventional JTAG circuitry that is frequently provided in such integrated circuits. The multiple input shift registers include parallel inputs (data 1, data 2, etc...) which receive test data from test nodes within functional blocks such as general circuit blocks and linear bus alleys. The muliple input shift registers (120, 130) are efficiently controlled by a global controller (110) which talks to many local controllers (140). The global controller (110) distributes control signals (112) that are received by the local controllers (140). The multiple input shift registers (120, 130) thereafter operate in accordance with the control signals (112) and, in order to operate 'at speed', also operate in time coordination with the local clock phases (c1, c2, c3, c4) driving the functional block under observation.
(FR) L'invention concerne un système (100) de localisation de pannes destiné à être utilisé dans un circuit intégré (10). Ledit système (100) comporte des registres (120, 130) à décalage d'entrées multiples qui sont connectés bout à bout, sortie série à sortie série, et qui permettent une interface appropriée avec une entrée de données d'essai et une sortie de données d'essai qui sont commandées par l'unité de commande à la porte d'accès d'essai (unité de commande TAP) (20) d'un circuit classique JTAG que l'on retrouve souvent dans de tels circuits intégrés. Les registres à décalage d'entrées multiples comportent des entrées parallèles (donnée 1, donnée 2, etc.) qui reçoivent des données d'essai provenant de noeuds d'essai situés à l'intérieur de blocs fonctionnels tels que des blocs-circuits généraux et des lignes de bus linéaires. Les multiples registres (120, 130) à décalage d'entrée sont commandés de manière efficace par une unité de commande (110) globale qui dialogue avec plusieurs unités de commande locales (140). L'unité de commande globale (110) répartit des signaux de commande (112) qui sont reçus par les unités de commande locales (140). Les registres (120, 130) à décalage d'entrées multiples fonctionnent par la suite conformément aux signaux (112) de commande et, afin de fonctionner 'à une vitesse déterminée', ils fonctionnent également en coordination temporelle avec les phases d'horloge locales (c1, c2, c3, c4) commandant le bloc fonctionnel sous observation.
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Designated States: JP
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
EP0943100JP2000514194