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1. (WO1998031097) HIGH VOLTAGE LATCH USING CMOS TRANSISTORS AND METHOD THEREFOR
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1998/031097    International Application No.:    PCT/US1997/023069
Publication Date: 16.07.1998 International Filing Date: 29.11.1997
IPC:
H03K 3/356 (2006.01)
Applicants: MICROCHIP TECHNOLOGY INCORPORATED [US/US]; 2355 West Chandler Boulevard, Chandler, AZ 85224 (US)
Inventors: PHOENIX, Timothy, J.; (US)
Agent: WEISS, Harry, M.; Harry M. Weiss & Associates, P.C., 4204 North Brown Avenue, Scottsdale, AZ 85251-3914 (US)
Priority Data:
08/778,157 10.01.1997 US
Title (EN) HIGH VOLTAGE LATCH USING CMOS TRANSISTORS AND METHOD THEREFOR
(FR) VERROU HAUTE TENSION DANS LEQUEL DES TRANSISTORS CMOS SONT UTILISES ET PROCEDE ASSOCIE
Abstract: front page image
(EN)A high voltage data latch with complementary outputs that are each set to one of two voltage levels (Vpp and Vb). The high voltage data latch is designed using CMOS technology wherein no PMOS transistors have a voltage level greater than Vpp/2 volts across any node. This will allow PMOS transistors with lower voltage breakdown levels to be used. The high voltage data latch has two modes of operation. In a low voltage mode (Vpp = VDD and Vb = Ground) the outputs switch with respect to the inputs. In a high voltage mode (Vpp > Vb > Vdd) the outputs will be latched to the state they were in when the voltage rails changed states from the low voltage mode to the high voltage mode.
(FR)L'invention concerne un verrou de données haute tension doté de sorties complémentaires qui sont chacune réglées sur un niveau de tension respectif (Tpp et Tb). Le verrou de données haute tension est conçu selon une technologie CMOS dans laquelle aucun des transistors PMOS ne présente un niveau de tension supérieur à Tpp/2 volts aux bornes de tout noeud, ce qui permet d'utiliser des transistors PMOS à niveaux de rigidité diélectrique inférieurs. Ledit verrou de données haute tension est exploité dans deux modes de fonctionnement. En mode basse tension (Tpp = TDD et Tb = Terre) les sorties commutent par rapport aux entrées. En mode haute tension (Tpp > Tb > Tdd) les sorties sont verrouillées dans l'état dans lesquelles elles se trouvaient lorsque les rails de tension ont changé d'état en passant du mode basse tension au mode haute tension.
Designated States: JP, KR.
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)