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1. (WO1998031093) PHASE LOCKED LOOP WITH IMPROVED LOCK TIME AND STABILITY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1998/031093    International Application No.:    PCT/US1997/022301
Publication Date: 16.07.1998 International Filing Date: 16.12.1997
IPC:
H03L 7/089 (2006.01), H03L 7/12 (2006.01)
Applicants: MICROCHIP TECHNOLOGY INCORPORATED [US/US]; 2355 West Chandler Boulevard, Chandler, AZ 85224-6199 (US)
Inventors: CHIAO, Jennifer, Yuan; (US).
YACH, Randy, L.; (US)
Agent: GREENE, Donald, R.; Wigman, Cohen, Leitner & Myers, P.C., The Farragut Building, 900-17th Street, N.W., Washington, DC 20006 (US)
Priority Data:
08/779,907 07.01.1997 US
Title (EN) PHASE LOCKED LOOP WITH IMPROVED LOCK TIME AND STABILITY
(FR) BOUCLE A PHASE ASSERVIE A DUREE ET STABILITE D'ASSERVISSEMENT AMELIOREES
Abstract: front page image
(EN)A phase locked loop (PPL) circuit is used to synchronize a local clock frequency with an edge of a reference clock frequency, employing a phase detector (30) to compare the local clock frequency and the reference clock frequency to generate a control signal indicative of the need to increase or to decrease the local clock frequency for phase locking thereof to the reference clock frequency. A voltage controlled oscillator (VCO) (35) is responsive to a signal voltage derived from the control signal to vary the local clock frequency as necessary to achieve phase locking. A loop filter (32) has a reference voltage threshold level which is preprogrammable to enable the loop filter to respond to the control signal by adjusting the signal voltage as a virtual step function toward the programmed reference voltage threshold level before application to the VCO (35), and then cycling up and down in search for a stable control signal voltage to reduce the time necessary to achieve the desired phase locking.
(FR)Selon l'invention, un circuit à boucle à phase asservie est utilisé pour synchroniser une fréquence d'horloge locale avec un front d'une fréquence d'horloge de référence, dans lequel un détecteur de phase (30) sert à comparer la fréquence d'horloge locale et la fréquence d'horloge de référence pour produire un signal de commande indiquant la nécessité d'augmenter ou de réduire la fréquence d'horloge locale pour son asservissement en phase à la fréquence d'horloge de référence. Un oscillateur commandé en tension (35) réagit à une tension de signal dérivé du signal de commande pour faire varier lafréquence d'horloge locale comme il le faut pour réaliser l'asservissement en phase. Un filtre à boucle (32) présente un niveau de seuil de tension de référence qui peut être préprogrammé pour permettre audit filtre à boucle de réagir au signal de commande en réglant la tension de signal, en tant que fonction en escalier virtuelle, pour la maintenir à proximité du niveau de seuil de tension de référence programmé, avant son application à l'oscillateur commandé en tension, et en procédant à une itération ascendante ou descendante pour rechercher une tension de signal stable, afin de réduire le temps nécessaire pour obtenir l'asservissement en phase désiré.
Designated States: JP, KR.
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)