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1. (WO1998029951) METHOD AND APPARATUS FOR LOW POWER DATA TRANSMISSION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1998/029951    International Application No.:    PCT/US1997/023939
Publication Date: 09.07.1998 International Filing Date: 18.12.1997
Chapter 2 Demand Filed:    16.07.1998    
IPC:
H03K 17/687 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard, Santa Clara, CA 95052 (US)
Inventors: STAMOULIS, Georgios, I.; (US).
SUGISAWA, Junji; (US).
ZHANG, Michael, Y.; (US)
Agent: TAYLOR, Edwin, H.; Blakely, Sokoloff, Taylor & Zafman LLP, 7th floor, 12400 Wilshire Boulevard, Los Angeles, CA 90025 (US)
Priority Data:
08/777,547 30.12.1996 US
Title (EN) METHOD AND APPARATUS FOR LOW POWER DATA TRANSMISSION
(FR) PROCEDE ET APPAREIL PERMETTANT L'EMISSION DE DONNEES A FAIBLE PUISSANCE
Abstract: front page image
(EN)A low power data transmission circuit includes a pass gate (20) having parallel connected n and p-channel CMOS transistors that transmit input data (DATA). To reduce power in a first embodiment, a circuit (28) disables the parallel-connected p-channel pass gate transistor except when the input data is high (logical 1). The p-channel pass gate transistor is needed to pass logical 1's without degradation. In the first embodiment, the n-channel pass gate transistor is enabled to transmit the input data on every clock cycle (CLOCK). In a second embodiment, the circuit (30) disables the parallel-connected n-channel transistor except when the input data is low (logical 0). The n-channel pass gate transistor is needed to pass logical 0's without degradation. In this embodiment, the p-channel pass gate transistor is enabled to transmit the input data on every clock cycle. These transmission circuits achieve substantial power savings by avoiding unnecessary charging and discharging of the pass gate transistors' gate capacitance on every clock cycle.
(FR)Un circuit d'émission de données à faible puissance comprend une grille de passage (20) pourvue de transistors CMOS à canal N et à canal P montés en parallèle, ce circuit émettant des données entrantes (DATA). Dans un premier mode de réalisation, afin de diminuer la puissance, un circuit (28) met hors service le transistor à grille de passage à canal P monté en parallèle, sauf lorsque les données entrantes sont nombreuses (haute tension). Le transistor à grille de passage à canal P doit pouvoir émettre à haute tension sans subir de dégradation. Dans le premier mode de réalisation, le transistor à grille de passage à canal N peut émettre les données entrantes à chaque cycle d'horloge (CLOCK). Dans un second mode de réalisation, le circuit (30) met hors service le transistor à canal N monté en parallèle sauf lorsque les données entrantes sont peu nombreuses (basse tension). Le transistor à grille de passage à canal N doit pouvoir émettre à basse tension sans subir de dégradation. Dans ce mode de réalisation, le transistor à grille de passage à canal P peut émettre les données entrantes à chaque cycle d'horloge. Ces circuits d'émission permettent de réaliser d'importantes économies d'énergie du fait qu'ils évitent des charges et décharges inutiles de la capacité de la grille du transistor à grille de passage à chaque cycle d'horloge.
Designated States: AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GE, GH, GM, GW, HU, ID, IL, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, UA, UG, UZ, VN, YU, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, SD, SZ, UG, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)