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1. (WO1998018078) MICROCOMPUTER WITH MEMORY AND PROCESSOR PROVIDED ON THE SAME CHIP
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1998/018078    International Application No.:    PCT/JP1996/003103
Publication Date: 30.04.1998 International Filing Date: 24.10.1996
Chapter 2 Demand Filed:    03.12.1997    
IPC:
G06F 15/78 (2006.01)
Applicants: MITSUBISHI DENKI KABUSHIKI KAISHA [JP/JP]; 2-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 100 (JP) (For All Designated States Except US).
OHTANI, Jun [JP/JP]; (JP) (For US Only).
OKUMURA, Naoto [JP/JP]; (JP) (For US Only).
YAMAZAKI, Akira [JP/JP]; (JP) (For US Only)
Inventors: OHTANI, Jun; (JP).
OKUMURA, Naoto; (JP).
YAMAZAKI, Akira; (JP)
Agent: FUKAMI, Hisao; Sumitomo Bank Minamimori-machi Building, 1-29, Minamimori-machi 2-chome, Kita-ku, Osaka-shi, Osaka 530 (JP)
Priority Data:
Title (EN) MICROCOMPUTER WITH MEMORY AND PROCESSOR PROVIDED ON THE SAME CHIP
(FR) MICRO-ORDINATEUR DONT LA MEMOIRE ET LE PROCESSEUR SE TROUVENT SUR UNE MEME PUCE
Abstract: front page image
(EN)A first memory (26) of a large storage capacity is connected to a DQ pad (21), which is used to input and output information signals, via a bus interface unit (23). Between a high-speed memory (34) and the large storage capacity memory, first two-way transfer circuits (30, 42; 80) and second two-way transfer circuits (36, 38; 85), which are used to transmit information signals in two directions, are provided. The first two-way transfer circuit is connected to the large storage capacity memory via a common bus (28), and the high-speed memory to the second transfer circuit via a fifth bus (32). The second two-way circuit is also connected to an instruction register (44) and a data register (46) via a sixth bus (35). A processor (52) is provided near the instruction register and data register, and adapted to process the instructions from the instruction register and the data from the data register. The results of the processing are stored in the registers. A bus interface unit and the DQ pad are connected together via a first bus (22), and the bus interface unit and large storage capacity memory are connected together via a second bus. The first and second two-way transfer circuits are connected together via fourth buses (31, 40). Since the buses are provided separately, the processor can perform processing there inside utilizing usable buses when information signals are transferred outside.
(FR)Dans cette invention, une première mémoire (26) possédant une grande capacité de stockage est connectée par une unité d'interface de bus (23) à un plot DQ (21) servant à recevoir et à émettre des signaux d'informations. Des premiers circuits de transfert à deux voies (30, 42; 80) ainsi que des seconds circuits de transfert à deux voies (36, 38; 85), qui servent à transmettre des signaux d'information dans deux directions, sont disposés entre une mémoire à grande vitesse (34) et la mémoire possédant une grande capacité de stockage. Le premier circuit de transfert à deux voies est connecté à la mémoire possédant une grande capacité de stockage par l'intermédiaire d'un bus commun (28), tandis que la mémoire à grande vitesse est connectée au second circuit de transfert par l'intermédiaire d'un cinquième bus (32). Le second circuit de transfert est également connecté à un registre d'instruction (44) ainsi qu'à un registre de données (46) par l'intermédiaire d'un sixième bus (35). Un processeur (52) situé à proximité des registres d'instructions et de données, va traiter les instructions provenant dudit registre d'instructions ainsi que les données provenant dudit registre de données. Les résultats obtenus après le traitement sont ensuite stockés dans les registres. Une unité d'interface de bus et le plot DQ sont connectés l'un à l'autre par l'intermédiaire d'un premier bus (22), l'unité d'interface de bus et la mémoire à grande capacité de stockage étant connectées l'une à l'autre par l'intermédiaire d'un second bus. Le premier et le second circuits de transfert à deux voies sont connectés l'un à l'autre par l'intermédiaire de quatrièmes bus (31, 40). Etant donné que les bus sont séparés les uns des autres, le processeur peut effectuer des traitements au niveau interne en utilisant les bus disponibles lorsque les signaux d'informations sont transférés vers l'extérieur.
Designated States: CN, JP, KR, US.
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)