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1. (WO1998016005) PHASE DETECTOR WITH EXPLICIT ASYNCHRONOUS RESET
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1998/016005    International Application No.:    PCT/US1997/017173
Publication Date: 16.04.1998 International Filing Date: 25.09.1997
IPC:
H03D 13/00 (2006.01)
Applicants: PEREGRINE SEMICONDUCTOR CORPORATION [US/US]; 6175 Nancy Ridge Drive, San Diego, CA 92121 (US)
Inventors: STAAB, David, R.; (US)
Agent: PANEPUCCI, Michael, J.; Wilson Sonsini Goodrich & Rosati, 650 Page Mill Road, Palo Alto, CA 94304-1050 (US)
Priority Data:
08/722,435 07.10.1996 US
Title (EN) PHASE DETECTOR WITH EXPLICIT ASYNCHRONOUS RESET
(FR) DETECTEUR DE PHASE A REMISE A ZERO ASYNCHRONE EXPLICITE
Abstract: front page image
(EN)An embodiment of the present invention provides a phase detector (404) with an externally accessible initiallization (1L) node (408). In this embodiment, the phase detector includes a comparison circuit that compares a reference signal (FR) and a feedback signal (FV) to provide an output signal that represents at least one of the phase difference and the frequency difference between the reference signal and the feedback signal. In the present embodiment, the comparison circuit includes a memory element that it uses to provide the output signal. In particular, the memory element is a first flip-flop (202A) and a second flip-flop (202B). Accordingly, the output signal is the output of the first flip-flop and the output of the second flip-flop. The output signal is coupled to a reset circuit (402, 406). The reset circuit is fed back to a reset input (202A, 202B) of the comparison circuit to reset the comparison circuit in response to predetermined output signal. The externally accessible initiallization (1L) node is also coupled to the reset input of the comparison circuit to provide access to the reset input external to the phase detector. By providing this external access, the initiallization node facilitates logic simulation, testing and/or fault grading of circuits containing this phase detector embodiment.
(FR)L'une des variantes de la présente invention comporte un détecteur (404) de phase muni d'un noeud (408) d'activation accessible de l'extérieur. Dans cette variante, le détecteur de phase comprend un circuit comparateur comparant un signal de référence (FR) à un signal de rétroaction (FV) et produit un signal de sortie représentant au moins l'écart de phase ou l'écart de fréquence entre le signal de référence et le signal de rétroaction. Dans cette même variante, le circuit comparateur comporte une mémoire fournissant le signal de sortie et se composant d'une première bascule (202A) et d'une deuxième bascule (202B). Il en résulte que le signal de sortie correspond aux signaux sortie de la première bascule et de la deuxième bascule. Le signal de sortie est relié à un circuit (402, 406) de remise à zéro renvoyé sur l'entrée (212A, 212B) de remise à zéro du circuit comparateur pour le remettre à zéro en réponse à un signal de sortie prédéterminé. Le noeud d'activation accessible de l'extérieur est également relié à l'entrée de remise à zéro du circuit comparateur de manière à permettre d'y accéder depuis l'extérieur du détecteur de phase. Le noeud d'activation en fournissant cet accès extérieur facilite la simulation logique, la vérification et/ou la gradation des erreurs des circuits contenant cette variante du détecteur de phase.
Designated States: JP.
Publication Language: English (EN)
Filing Language: English (EN)