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1. (WO1998014954) MEMORY TESTER
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1998/014954    International Application No.:    PCT/JP1997/003464
Publication Date: 09.04.1998 International Filing Date: 29.09.1997
IPC:
G01R 31/3193 (2006.01), G11C 29/56 (2006.01)
Applicants: ADVANTEST CORPORATION [JP/JP]; 32-1, Asahicho 1-chome, Nerima-ku, Tokyo 179 (JP) (For All Designated States Except US).
TAKANO, Kazuo [JP/JP]; (JP) (For US Only)
Inventors: TAKANO, Kazuo; (JP)
Agent: KUSANO, Takashi; Sagami Building, 2-21, Shinjuku 4-chome, Shinjuku-ku, Tokyo 160 (JP)
Priority Data:
8/258326 30.09.1996 JP
Title (EN) MEMORY TESTER
(FR) CONTROLEUR DE MEMOIRE
Abstract: front page image
(EN)The circuit construction of a memory tester having a mask pattern memory is simplified. Mask pattern data read out of the mask pattern memory (11) are, without being converted into a bit arrangement corresponding to the arrangement of the terminals of a memory (200) under test, supplied directly to a masking circuit (113). Provisional fail data of the bit arrangement are given from a logic comparator (107) to a fail data selector (108) which controls the flow of the fail data whose arrangement is converted into a bit arrangement in order of weighting and supplies the fail data to the masking circuit, by which the writing into a defect analysis memory (109) is masked.
(FR)La construction du circuit d'un contrôleur de mémoire présentant une mémoire de motifs de masques est simplifiée. Les données de motifs de masques extraites de la mémoire (11) de motifs de masques sont, sans être converties en un agencement binaire correspondant à l'agencement des bornes d'une mémoire (200) en cours de test, transmises directement à un circuit de masquage (113). Des données de panne provisionnelles de l'agencement binaire sont transmises d'un comparateur logique (107) à un sélecteur (108) de données de panne, lequel gère le flux des données de panne dont l'agencement est converti en un agencement binaire à des fins de pondération, et transmet les données de panne au circuit de masquage, par lequel l'écriture dans la mémoire (109) d'analyse de défaut est masquée.
Designated States: DE, KR, US.
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)