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1. (WO1998013881) SEMICONDUCTOR DEVICE AND PRODUCTION METHOD THEREOF
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1998/013881    International Application No.:    PCT/JP1996/002741
Publication Date: 02.04.1998 International Filing Date: 24.09.1996
IPC:
H01L 29/06 (2006.01), H01L 29/74 (2006.01), H01L 29/744 (2006.01)
Applicants: MITSUBISHI DENKI KABUSHIKI KAISHA [JP/JP]; 2-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 100 (JP) (For All Designated States Except US).
TOKUNOH, Futoshi [JP/JP]; (JP) (For US Only).
TANAKA, Yasuo [JP/JP]; (JP) (For US Only).
SAKAMOTO, Tokumitsu [JP/JP]; (JP) (For US Only).
NAKASIMA, Nobuhisa [JP/JP]; (JP) (For US Only)
Inventors: TOKUNOH, Futoshi; (JP).
TANAKA, Yasuo; (JP).
SAKAMOTO, Tokumitsu; (JP).
NAKASIMA, Nobuhisa; (JP)
Agent: MIYATA, Kaneo; Mitsubishi Denki Kabushiki Kaisha, 2-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 100 (JP)
Priority Data:
Title (EN) SEMICONDUCTOR DEVICE AND PRODUCTION METHOD THEREOF
(FR) DISPOSITIF A SEMI-CONDUCTEUR ET SON PROCEDE DE PRODUCTION
Abstract: front page image
(EN)A high withstand voltage semiconductor device, such as a gate turn-off thyristor, in which the surface field concentration at a main P-N junction is reduced. The semiconductor device comprises a low resistance layer (2) of a first conductivity type, a high resistance layer (1) of the first conductivity type disposed adjacent to the low resistance layer (2), and a low resistance layer (3) of a second conductivity type disposed adjacent to the high resistance layer (1) of the first conductivity type in such a manner as to interpose the high resistance layer (1) between the layers (2) and (3). The semiconductor device is flat, and its edges are beveled through the layers (2) and (1) on one side and through the layers (3) and (1) on the other side to increase section areas. The outer ends of the bevels (9, 11) are chamfered (10, 12) or given a predetermined radius of curvature.
(FR)L'invention concerne un dispositif à semi-conducteur à tension de tenue élevée, tel qu'un thyristor blocable par la gâchette, dans lequel la concentration de champ en surface au niveau de la jonction PN est réduite. Ledit dispositif à semi-conducteur présente une couche de faible résistance (2) présentant un premier type de conductivité, une couche de résistance élevée (1) présentant le premier type de conductivité, placée en position adjacente à la couche de faible résistance (2), et une couche de résistance faible (3) présentant un second type de conductivité, placée en position adjacente à la couche de résistance élevée (1) présentant le premier type de conductivité, de sorte que la couche de résistance élevée (1) se trouve entre les couches (2) et (3). Le dispositif à semi-conducteur est plat, et ses bords sont biseautés dans les couches (2) et (1) d'un côté et dans les couches (3) et (1) de l'autre côté de sorte que les sections soient plus grandes. Les extrémités extérieures des biseaux (9, 11) sont chanfreinées (10, 12) ou présentent un rayon de courbure prédéterminés.
Designated States: JP, US.
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)