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1. (WO1998002965) FAILSAFE INTERFACE CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1998/002965    International Application No.:    PCT/EP1997/003700
Publication Date: 22.01.1998 International Filing Date: 11.07.1997
Chapter 2 Demand Filed:    20.01.1998    
IPC:
H03K 19/003 (2006.01)
Applicants: TELEFONAKTIEBOLAGET L M ERICSSON (publ) [SE/SE]; S-126 25 Stockholm (SE) (For All Designated States Except US).
HEDBERG, Mats [SE/SE]; (SE) (For US Only)
Inventors: HEDBERG, Mats; (SE)
Agent: VON FISCHERN, Bernhard; Hoffmann . Eitle, Arabellastrasse 4, D-81925 Munich (DE)
Priority Data:
196 28 270.5 12.07.1996 DE
Title (EN) FAILSAFE INTERFACE CIRCUIT
(FR) CIRCUIT D'INTERFACE A SECURITE INTEGREE
Abstract: front page image
(EN)A failsafe interface circuit comprises at least one semiconductor switching circuit (1) with a first link terminal (2), a second link terminal (4) and a control terminal (6). To connect a first and second circuit (8, 10) attached to the first and second link terminal (2, 4), respectively, a potential difference between the control terminal (6) and one of the link terminals (2, 4) is raised above a predetermined threshold value. To avoid any flow of current from the second circuit (10) to the first circuit (8) or vice versa when the interface circuit is powered off, the maximum potential at the first and second link terminal (2, 4) is actively fed back to the control terminal (6) of the semiconductor switching circuit (1).
(FR)L'invention concerne un circuit d'interface à sécurité intégrée comprenant au moins un circuit de commutation (1) à semi-conducteur doté d'un premier terminal de liaison (2), d'un deuxième terminal de liaison, et d'un terminal maître (6). Afin de connecter un premier et un deuxième circuit (8, 10) solidaires du premier et du deuxième terminal de liaison (2, 4) respectivement, on élève une différence de potentiel entre le terminal maître (6) et l'un des terminaux de liaison (2, 4) au-dessus d'un seuil déterminé au préalable. Afin d'éviter tout débit de courant du deuxième circuit (10) au premier (8) ou inversement lorsque le circuit d'interface est hors tension, le potentiel maximum entre le premier et le deuxième terminal de liaison (2, 4) est réappliqué activement au terminal maître (6) du circuit de commutation (1) à semi-conducteur.
Designated States: AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GE, GH, HU, IL, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, UA, UG, US, UZ, VN, YU, ZW.
African Regional Intellectual Property Organization (GH, KE, LS, MW, SD, SZ, UG, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)