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1. (WO1998002807) A DATA ADDRESS PREDICTION STRUCTURE AND A METHOD FOR OPERATING THE SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1998/002807    International Application No.:    PCT/US1996/011848
Publication Date: 22.01.1998 International Filing Date: 16.07.1996
Chapter 2 Demand Filed:    04.02.1998    
IPC:
G06F 9/345 (2006.01), G06F 9/38 (2006.01)
Applicants: ADVANCED MICRO DEVICES, INC. [US/US]; 5204 East Ben White Boulevard, Mail Stop 562, Austin, TX 78741 (US)
Inventors: TRAN, Thang, M.; (US)
Agent: KIVLIN, B., Noel; Conley, Rose & Tayon, P.C., P.O. Box 3267, Houston, TX 77253-3267 (US).
BROOKES & MARTIN 'ASSOCIATION NO. 14'; High Holborn House, 52/54 High Holborn, London WC1V 6SE (GB)
Priority Data:
Title (EN) A DATA ADDRESS PREDICTION STRUCTURE AND A METHOD FOR OPERATING THE SAME
(FR) STRUCTURE DE PREDICTION D'ADRESSES DE DONNEES ET PROCEDE PERMETTANT DE LA FAIRE FONCTIONNER
Abstract: front page image
(EN)A data prediction structure for a superscalar microprocessor is provided. The data prediction structure predicts a data address that a group of instructions is going to access while that group of instructions is being fetched from the instruction cache. The data bytes associated with the predicted address are placed in a relatively small, fast buffer. The decode stages of instruction processing pipelines in the microprocessor access the buffer with addresses generated from the instructions, and if the associated data bytes are found in the buffer they are conveyed to the reservation station associated with the requesting decode stage. Therefore, the implicit memory read associated with an instruction is performed prior to the instruction arriving in a functional unit. The functional unit is occupied by the instruction for a fewer number of clock cycles, since it need not perform the implicit memory operation. Instead, the functional unit performs the explicit operation indicated by the instruction.
(FR)L'invention concerne une structure de prédiction de données destinée à un microprocesseur superscalaire. La structure de prédiction de données prédit une adresse de données à laquelle un groupe d'instructions va accéder tandis qu'un groupe d'instructions est en train d'être extrait de la mémoire cache d'instruction. Les octets de données associés à l'adresse prédite sont placés dans une mémoire tampon relativement petite et rapide. Les étages de décodage de pipelines de traitement d'instructions du microprocesseur ont accès à la mémoire tampon avec des adresses générées à partir des instructions, et si les octets de données associés sont trouvés dans la mémoire tampon, ils sont conduits à la station tampon associée à l'étage de décodage demandeur. Ainsi, la lecture de la mémoire implicite associée à une instruction est exécutée avant que l'instruction arrive dans une unité fonctionnelle. L'unité fonctionnelle est occupée par l'instruction pendant un plus petit nombre de cycles d'horloge puisqu'elle n'a pas besoin d'exécuter l'opération de mémoire implicite. Au lieu de cela, l'unité fonctionnelle exécute l'opération explicite indiquée par l'instruction.
Designated States: CN, JP, KR.
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)