WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO1998002796) FLOATING POINT ADDER
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/1998/002796 International Application No.: PCT/US1997/012151
Publication Date: 22.01.1998 International Filing Date: 14.07.1997
IPC:
G06F 7/50 (2006.01) ,G06F 7/57 (2006.01)
Applicants: ADVANCED MICRO DEVICES, INC.[US/US]; 5204 East Ben White Boulevard Mail Stop 562 Austin, TX 78741, US
Inventors: STILES, David; US
Agent: DRAKE, Paul, S.; Advanced Micro Devices, Inc. 5204 East Ben White Boulevard Mail Stop 562 Austin, TX 78741, US
Priority Data:
08/678,87012.07.1996US
Title (EN) FLOATING POINT ADDER
(FR) ADDITIONNEUR A VIRGULE FLOTTANTE
Abstract:
(EN) A numeric processor system is provided with a floating point adder subsystem having a set of parallel dedicated numeric processors, each of the numeric processors comprising a plurality of calculation units operative in parallel on common operands to present candidate results, at least one of each of the dedicated numeric processors producing a correct result, the dedicated numeric processors reporting status information to a control unit, wherein the control unit determines which of the candidate results is the correct result for further processing. The numeric processor system according to the invention is capable of producing a final result on a floating point computation with very low latency, that is, with very few gate delays for a complete and independent computation. The numeric processor system according to the invention is particularly useful in a computation environment where successive floating point calculations are dependent. The invention is based on decomposing a normally serial algorithm into an extensive set of parallel candidate operations on different fragments of the operands, the operations being based on time-shortening assumptions, and then choosing the correct result after the operations rather than affecting the operands and modifying the calculation in series along a critical path as status information first becomes available.
(FR) L'invention a pour objet un système processeur numérique doté d'un sous-système additionneur à virgule flottante, comportant un ensemble de processeurs numériques spécialisés en parallèle, chaque processur numérique comprenant plusieurs unités de calcul exploitables en parallèle sur des opérands communs afin de présenter des résultats concurrents, un des processeurs numériques spécialisés au moins produisant un résultat correct. Les processeurs numériques spécialisés adressent des rapports d'état à une unité de commande, celle-ci déterminant lequel des résultats concurrents est correct en vue d'un traitement ultérieur. Le système processeur numérique décrit selon cette invention est susceptible de produire un résultat final sur un calcul à virgule flottante dans un délai d'attente très court, c'est-à-dire impliquant très peu de temps de propagation pour un calcul complet et indépendent. Ledit système est particulièrement utile dans un environnement computationnel où des calculs successifs à virgule flottante sont en cause. Cette invention est basée sur la décomposition d'un algorithme normalement en série en un ensemble important d'opérations parallèles concurrentes sur différents fragments d'opérandes, lesdites opérations étant basées sur des hypothèses de réduction de temps, et ensuite sur le choix d'un résultat correct à la fin des opérations, de préférence à une intervention sur les opérandes et modification des calculs en série le long d'un chemin critique aussitôt qu'un rapport d'état est disponible.
Designated States: JP, KR
European Patent Office (EPO) (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Publication Language: English (EN)
Filing Language: English (EN)