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1. (WO1998000789) INTER-BUS BRIDGE CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1998/000789    International Application No.:    PCT/GB1997/001616
Publication Date: 08.01.1998 International Filing Date: 16.06.1997
Chapter 2 Demand Filed:    26.01.1998    
IPC:
G06F 12/08 (2006.01), G06F 13/40 (2006.01)
Applicants: LSI LOGIC CORPORATION [US/US]; 2001 Danfield Court, Fort Collins, CO 80525-2998 (US).
GILL, David, Alan [GB/GB]; (GB) (MG only)
Inventors: RYMPH, Alan, D.; (US).
CORRIGAN, Brian, E., III; (US)
Common
Representative:
GILL, David, Alan; W.P. Thompson & Co., Celcon House, 289-293 High Holborn, London WC1V 7HU (GB)
Priority Data:
08/674,592 28.06.1996 US
Title (EN) INTER-BUS BRIDGE CIRCUIT
(FR) CIRCUIT PASSERELLE INTER BUS
Abstract: front page image
(EN)The present invention provides for a bus bridge circuit (206) having a memory port (4) integrated therewith for upstream memory access independent of the activity on a primary bus (252) connected to the bridge circuit. In a preferred embodiment, the present invention adds a memory port (4) to a PCI bridge circuit (206) usable for upstream data transfers to an attached cache memory subsystem. The memory port (4) of the present invention is preferably 64 bits wide to permit high speed data access to the shared cache memory subsystem. An alternative embodiment of the present invention implements a 128 bit wide data path to an attached high speed cached memory subsystem. The memory port (4) of the present invention utilizes FIFO devices (310) to isolate the memory port transactions from the secondary bus transactions. This FIFO design of the memory port (4) allows bursting of high speed transfers to the shared memory, independent of activity on the primary bus (252), while minimizing the performance impact on a secondary bus (256).
(FR)La présente invention concerne un circuit passerelle de bus (206) comportant un port (4) mémoire intégré et destiné à l'accès mémoire anticipé, indépendamment de l'activité d'un bus primaire (252) raccordé au circuit passerelle. Selon une réalisation préférée, on ajoute un port (4) mémoire à un circuit passerelle PCI (206) pouvant être utilisé pour des transferts de données amont vers un sous-système d'antémémoire associé. Le port (4) mémoire de cette invention présente de préférence une largeur de 64 bits pour permettre l'accès de données haute vitesse au sous-système d'antémémoire partagée. Selon une autre réalisation, on met en place une voie de données d'une largeur de 128 bits desservant un sous-système d'antémémoire haute vitesse. Le port (4) mémoire de cette invention met en oeuvre des dispositifs premier entré/premier sorti (310) pour isoler les transactions du port mémoire des transactions du bus secondaire. Cette structure premier entré/premier sorti du port (4) mémoire autorise la gestion en rafale des transferts haute vitesse vers la mémoire partagée, indépendamment de l'activité du bus primaire (252) tout en minimisant l'impact sur le rendement d'un bus secondaire (256).
Designated States: AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GE, GH, HU, IL, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, TJ, TM, TR, TT, UA, UG, UZ, VN, YU.
African Regional Intellectual Property Organization (GH, KE, LS, MW, SD, SZ, UG, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)